JTAG/ BOUNDARY SCAN WAS KANN ES, UND WAS MUSS MAN DAFÜR TUN

Größe: px
Ab Seite anzeigen:

Download "JTAG/ BOUNDARY SCAN WAS KANN ES, UND WAS MUSS MAN DAFÜR TUN"

Transkript

1 JTAG/ BOUNDARY SCAN WAS KANN ES, UND WAS MUSS MAN DAFÜR TUN 1 Entstehungsgeschichte oder Das Testen einer integrierten Schaltung Seit es integrierte Schaltungen gibt besteht die Notwendigkeit die Funktion zu überprüfen. Handelt es sich dabei um digitale Schaltungen, gestaltet sich deren Test relativ einfach: Man legt an den Eingängen nacheinander sämtliche möglichen Testvektoren an und vergleicht die Reaktion der Schaltung an den Ausgängen (IST-Ausgangsvektor) mit den erwarteten Mustern (SOLL-Ausgangsvektor). Ergibt der Vergleich keine Abweichung, ist die Schaltung in Ordnung. Für ein einfaches UND-Gatter mit zwei Eingängen ist die Anzahl der Testvektoren noch überschaubar. Nach Moore und McCluskey errechnet sich diese nach der Formel: Q = 2 ( x+ y) Q = Mindestanzahl der Testvektoren x = Zahl der Eingänge y = Zahl der Speicherelemente (bei sequentiellen Schaltungsteilen) Da ein UND-Gatter gewöhnlich keinerlei Speicherelemente beinhaltet, kommt man auf eine Anzahl von gerade einmal vier notwendigen Testvektoren, was eine leicht zu handhabende Menge darstellt. Führt man diese Berechnung allerdings für eine Schaltung mit einer angenommenen Anzahl von 25 Eingängen und 50 Speicherelementen durch, wird man sofort erkennen, mit welchem Problem sich die Ingenieure in den Chip Entwicklungen in den 70er Jahren konfrontiert sahen hatte Ed Eichelberger bei IBM mit der Erfindung des ersten Level Sensitive Scan Design (LSSD) Verfahrens eine bahnbrechende Idee. Hierzu werden die in einem Chip vorhandenen Speicherelemente in Ihrer Funktion erweitert. Sie bekommen vier zusätzliche Anschlüsse: einen Eingang (IN), einen Ausgang (OUT) und zwei Clocks (A und B); siehe Abbildung 1. Mit diesen zusätzlichen Ressourcen ist es möglich ebenfalls auf die Ein- und Ausgänge der Speicherelemente zuzugreifen. Das im U.S. Patent 3,761,695 beschriebene Verfahren eröffnete also einen zweiten Weg, neben der eigentlichen Funktion der Speicherelemente auf deren Ein- und Ausgänge zuzugreifen. Das war der Durchbruch! - 1 -

2 Aufgrund dieser neu geschaffenen Möglichkeit zerfallen die zuvor noch komplexen und untestbaren Chip Designs, bestehend aus einer vielfachen Verschaltung von kombinatorischer mit sequentieller Logik, in Gruppen, welche dann nur noch aus kombinatorischen und somit einfach zu testenden Elementen bestehen. Abb. 1 Ausschnitt aus U.S. Patent 3,761,695 Erst Anfang der 80er Jahre begann man auch auf Baugruppen-Ebene, die Problematik der zunehmenden Komplexität der Baugruppen mit immer höheren Packungsdichten anzugehen. Als eine der ersten beschäftigte sich die 1985 gegründete Joint European Test Action Group mit dem Thema. Damals bestand diese Gruppe aus Test-Ingenieuren der großen europäischen Chip Hersteller traten ihr weitere Firmen aus Nordamerika bei, und die Gruppe wandelte ihre Bezeichnung in Joint Test Action Group (JTAG) um. Die JTAG konstruierte dann ein Verfahren, welches sich stark an das von Ed Eichelberger entwickelte LSSD Verfahren anlehnte. So definiert es ebenfalls Speicherelemente innerhalb eines Chips, welche miteinander in einer Schiebekette verbunden sind. Nur mit dem Unterschied, dass diese Speicherelemente nun zusätzlich an der Peripherie, sprich an der Bauteilgrenze ( at boundaries ) eingebracht wurden. Das entwickelte Verfahren wurde deshalb auch Boundary Scan genannt. Standardisiert wurde es im Jahre 1990 vom Institute of Electrical and Electronics Engineers (IEEE) als Standard Test Access Port and Boundary Scan Architecture. Da die Arbeit der JTAG maßgeblich für den Inhalt des Standards war, hat sich als Synonym für den Standard der Name der Gruppe etabliert

3 Der Standard IEEE hat unter anderem in den Jahren 1993 und 1994 eine Überarbeitung erfahren und liegt nun im aktuellen Stand von 2001 vor. 2 Der Boundary Scan Standard IEEE Der Boundary Scan Standard IEEE beschreibt den statischen, digitalen Verbindungstest. Spricht man heute von Boundary Scan oder JTAG, so bezieht sich dies immer auf den Standard IEEE Im Standard selbst ist der Aufbau eines Boundary Scan-fähigen Bausteins dargelegt, wie auch die Beschreibungssprache, die Boundary Scan Description Language (BSDL), welche die für jeden Baustein einzigartige Boundary Scan Ressourcen offen legt. Für ein besseres Verständnis des Boundary Scan Testverfahrens ist es zunächst notwendig, den inneren Aufbau eines solchen Bausteins zu kennen. Der Standard IEEE definiert hierzu vier wesentliche Bestandteile, über die ein Boundary Scan-fähiger Baustein verfügen muss: - Test Access Port (TAP) - TAP Controller - Befehlsregister ( Instrucion register ) - ein oder mehrere Datenregister 2.1 Das Test Access Port (TAP) Das Test Access Port stellt die Schnittstelle zwischen der im Baustein befindlichen Boundary Scan Logik und der Außenwelt dar. Es sind drei Eingänge (zzgl. eines optionalen vierten) und ein Ausgang beschrieben. Die Eingänge sind: - Test Clock (TCK) - Test Mode Select (TMS) - Test Data Input (TDI) - Test Reset (/TRST) optional Der Ausgang ist: - Test Data Output (TDO) Bei den beiden Signalen TCK und TMS sowie beim optionalen /TRST Signal handelt es sich um Broadcast Signale, wohingegen das TDI hin zum TDO eine serielle Kette bildet, die - 3 -

4 sogenannte Scankette oder auch Scanpfad (siehe Abbildung 2). Auf Baugruppen-Ebene spricht man vom Testbus. Das Geniale bei diesem Konstrukt ist, dass nie mehr als vier (optional fünf) Signalleitungen benötigt werden, unabhängig davon, wie viele Bausteine in die Scankette geschaltet werden. Abb. 2 Testbus Verdrahtung von zwei Boundary Scan Bausteinen Im Boundary Scan Baustein sind der Test Clock, das Test Mode Select wie auch der Test Reset direkt mit dem TAP Controller, sprich statisch, verbunden. Die Signale sind einzig und allein verantwortlich für den dessen Zustand. Das bedeutet gleichzeitig auch, dass sich alle Boundary Scan Bausteine einer Scankette immer im gleichen TAP Zustand befinden. Das bedeutet nicht automatisch, dass sich auch alle Bausteine immer im gleichen Betriebsmode/ Befehl befinden müssen. Dieser wird nämlich nicht über den TAP Zustand definiert, sondern über das im Kapitel 2.4 Die Datenregister beschriebene Datenregister, das für jeden Baustein separat gesetzt wird. Im Gegensatz zur statischen Zuordnung der zuvor beschriebenen Signale ist die Auswahl des Registers, das zwischen dem Test Data Input und dem Test Data Output geschaltet wird, flexibel. Dabei wird zunächst im TAP Controller entschieden, ob das Befehlsregister oder eines der Datenregister aktiviert wird. Es wird entsprechend der Graph Scan IR oder Scan DR (siehe Abbildung 3) beschritten. Im Falle eines Datenregisters basiert die weitere Auswahl auf dem aktuell im Befehlsregister befindlichen Betriebsmode (siehe Tabelle 1). In den folgenden Kapiteln wird das beschriebene Verhalten näher erläutert

5 2.2 Der TAP Controller Der TAP Controller ist verantwortlich für die komplette Steuerung der Boundary Scan Logik im Baustein. Das heißt, er ist unter anderem dafür verantwortlich, ob eine Boundary Scan Zelle (siehe Kapitel 2.5 Die Boundary Scan Zelle) aktiviert bzw. deaktiviert wird und ob diese messen oder treiben soll. Herzstück des TAP Controllers ist die TAP state machine. Die darin enthaltenen Zustände haben einen unterschiedlichen Einfluss auf die Steuerung der internen Boundary Scan Logik. Am besten lässt sich dies im Zusammenspiel mit der Boundary Scan Zelle erklären, siehe 2.6 Wie alles zusammenspielt. Abb. 3 TAP controller state diagram Abbildung 3 zeigt das im Standard definierte TAP controller state diagram. Gut zu erkennen sind die beiden nahezu identische Graphen Scan DR und Scan IR. So muss Scan DR beschritten werden, um ein Datenregister anzusprechen, und Scan DR für das Setzen eines neuen Befehls. Die Arbeitsweise beider Graphen ist absolut identisch. Der Wechsel von einem Zustand des TAP Controllers in einen anderen erfolgt über die steigende Flanke am Test Clock. Ein Zustand kann immer auf zwei Wegen verlassen werden. Entscheidend hierfür ist, welchen Pegel das Test Mode Select Signal zu diesem Zeitpunkt hat. Als Beispiel kann der Testlogic Reset (TL Reset) Zustand nur verlassen - 5 -

6 werden, wenn das TMS Signal bei der steigenden TCK Flanke gleich 0, also Low ist. Dann wäre der nächste Zustand Run Test / Idle (RT / Idle). 2.3 Das Befehlsregister Das Befehlsregister ( Instruction register ) entscheidet über den Betriebsmode des Boundary Scan Bausteins, der wiederum Einfluss auf die Steuerung der Boundary Scan Zellen wie auch auf die Auswahl des aktuell in die Scankette (Register zwischen TDI und TDO) geschalteten Datenregisters hat. Der Standard IEEE definiert drei zwingend erforderliche Befehle: - BYPASS - SAMPLE/PRELOAD - EXTEST Zusätzliche Befehle sind erlaubt. Als Beispiel seien an dieser Stelle die häufig anzufindenden Befehle IDCODE und HIGHZ zu nennen. In der folgenden Tabelle soll der Einfluss der Befehle auf das aktuelle Datenregister wie auch auf die Boundary Scan Zellen verdeutlicht werden. Die verschiedenen Datenregister sind im Kapitel 2.4 Die Datenregister näher erklärt. Betriebsmode/Befehl gewähltes Datenregister Verhalten der Boundary Scan Zellen BYPASS bypass Inaktiv SAMPLE/PRELOAD boundary-scan Inaktiv EXTEST boundary-scan Aktiv IDCODE idcode Inaktiv HIGHZ bypass TriState Tabelle 1 Einfluss des Betriebsmode auf Datenregister und Boundary Scan Zelle Jedem Befehl ist ein entsprechender Befehlscode (Bitcode) hinterlegt. Dieser kann von jedem Chip Hersteller frei definiert werden (ausgenommen ist der BYPASS Befehl er muss sich vollständig aus Einsen zusammensetzen). Auch die Länge des Befehlsregisters ist beliebig wählbar. Eine beispielhafte Zuordnung stellt Tabelle 2 dar. Dabei wurde die Länge des Befehlsregisters auf zwei Bit definiert

7 Betriebsmode/Befehl Befehlscode (binär) BYPASS 11 SAMPLE/PRELOAD 01 EXTEST 00 Tabelle 2 Beispiel für eine Befehlsregister Definition 2.4 Die Datenregister In einem Boundary Scan-fähigen Baustein können mehrere Datenregister enthalten sein. Sie dienen dazu, Informationen im Baustein abzulegen oder auch daraus auszulesen. Der Standard IEEE beschreibt im Minimum zwei zwingend notwendige Datenregister: - bypass - boundary-scan Auch hier sind wieder zusätzliche Register möglich, wie das device identification oder umgangssprachlich auch idcode Register. Das bypass Register stellt dabei die Möglichkeit dar, den Baustein aus einem Verbund von Boundary Scan Bausteinen zu lösen, sprich diesen zu umfahren ( bypass ). Das Register hat dazu eine minimale Länge von nur einem Bit. Der Wert des Bits ist unveränderlich und mit 0 definiert. Das für ein späteres Testen wesentlich interessantere Datenregister ist jedoch das boundary-scan Register, soweit es die Aneinanderreihung der einzelnen Boundary Scan Zellen darstellt. Da jeder Chip eine andere Anzahl an Boundary Scan Zellen besitzt, ist die Länge dieses Registers variabel. Im folgenden Kapitel wird die Boundary Scan Zelle detailliert beschrieben. 2.5 Die Boundary Scan Zelle Die Boundary Scan Zelle ist der Hauptbestandteil des Boundary Scan Testverfahrens. Alle bisher beschriebenen Konstrukte dienen ausnahmslos der korrekten Ansteuerung der einzelnen Boundary Scan Zellen. Die Boundary Scan Zelle ist die geniale Möglichkeit, den Bauteilpin eines Bausteins gelöst von dessen normaler Funktion zu kontrollieren, d.h. einen bestimmten Pegel zu treiben oder auch zu messen. Zu diesem Zweck befindet sich die Boundary Scan Zelle zwischen der - 7 -

8 Kernlogik des Bausteins und dessen Peripherie (Ausgangstreiber, Eingangstreiber); siehe Abbildung 2. Aufgrund der funktionellen Ähnlichkeit zu den physischen Antastnadeln ( nails ) des In-Circuit Testverfahren, welche dort den Zugriff auf die einzelnen Testpunkte realisieren, spricht man bei den Boundary Scan Zellen auch von electronic nails. Eine Boundary Scan Zelle kann immer nur EINE der folgenden Funktionen übernehmen: - Aktivieren/ deaktivieren des Treibers Steuerzelle ( control ) - Vorgabe des zu treibenden Pegels Ausgangszelle ( output ) - Messen des Pegels Eingangszelle ( input ) Abb. 4 Verschiedene Anordnungen von Boundary Scan Zellen Damit trotzdem an einem Bauteilpin getrieben und auch gemessen werden kann, befinden sich in aller Regel mehrere (bis zu drei) Boundary Scan Zellen an einem einzigen Bauteilpin. In Abbildung 4 stellen die Boundary Scan Zellen 45, 46 und 47 ein solches in der Praxis sehr häufig anzutreffendes Konstrukt dar. Aus diesem Grund ist es auch nicht verwunderlich, dass es oft mehr Boundary Scan Zellen als Bauteilpins gibt. Der interne Aufbau einer einzelnen Boundary Scan Zelle kann sich sehr unterschiedlich gestalten. Der Standard IEEE beschreibt in der Fassung 2001 allein zehn unterschiedliche Zell Typen (BC_1 bis BC_10). Eigene Strukturen sind zusätzlich möglich. Der Aufbau ist oft sehr ähnlich. Dies soll nun anhand des im Standard beschriebenen Typs BC_1 in der Funktion als Ausgangszelle näher erläutert werden: - 8 -

9 Abb. 5 Boundary Scan Zelle vom Typ BC_1 als Ausgangszelle Die BC_1 Zelle besteht zunächst aus zwei D-FlipFlops, welche beide von der TAP state machine (Signal Clock DR und Update DR ) getriggert werden. Die BC_1 Zelle kann also zwei Werte speichern, den Capture Wert und den Update Wert. Der linke Multiplexer wird ebenfalls von der TAP state machine (dem Signal Shift DR ) gesteuert. Je nach Pegel des Shift DR Signals liegt am Eingang des Clock DR FlipFlops der Pegel aus der inneren Logik des Bausteins oder der Capture Wert der vorherigen Zelle an. Der rechte Multiplexer hingegen wird vom aktuellen Betriebsmode des Boundary Scan Bausteins gesteuert. Handelt es sich beim aktuellen Befehl etwa um EXTEST, wird der Multiplexer auf den unteren Eingang geschaltet. Hierdurch wird die Kernlogik vom Bauteilpin gelöst, und der Update Wert allein ist verantwortlich für den getriebenen Pegel. Man spricht dann davon, dass die Boundary Scan Zelle aktiv ist. 2.6 Wie alles zusammenspielt Zum besseren Verständnis der bisher gewonnenen Erkenntnisse soll nun ein Beispiel dienen. Erklärt wird der Ablauf eines Schiebe -Vorgangs zum Zweck des Messens und Treibens von Pegeln an einem Bauteilpin. Vorausgesetzt wird, dass sich der betreffende Baustein im Betriebsmode EXTESTund die TAP state machine im Zustand Run Test/ Idle befindet

10 Letztlich muss einmal der Graph Scan DR durchlaufen werden, da der Wert einer Boundary Scan Zelle geändert werden soll und es sich bei dem boundary-scan Register um ein Datenregister handelt. Zunächst wird in den Select DR Zustand gewechselt, um dann mit der nächsten steigenden TCK Flanke in den Capture DR Zustand zu gelangen. Mit dieser steigenden TCK Flanke wird ebenfalls ein Impuls am Signal Clock DR erzeugt. Das Signal ist mit dem Capture FlipFlop der Boundary Scan Zelle verbunden. Dieses FlipFlop wird dazu veranlasst, den an seinem Eingang befindlichen Pegel zum Ausgang zu übernehmen, d.h. zu speichern. Es wird gemessen. Das Clock DR Signal liegt an allen Boundary Scan Zellen parallel an. Dies führt dazu, dass sämtliche Boundary Scan Zellen aller Bausteine (TCK und TMS liegen an allen Bausteinen parallel an) zu einem Zeitpunkt, also synchron(!) geschaltet werden. Mit dem Capture DR erhält man somit den Zustand einer ganzen Baugruppe, eines ganzen Systems zu einem bestimmten Zeitpunkt. Nun müssen die eben gemessenen Daten ausgelesen werden. Hierzu dient der nächste TAP Zustand: Shift DR. Dieser veranlasst einen Pegelwechsel des Signals Shift DR und somit ein Umschalten des linken Multiplexers der Boundary Scan Zelle auf den Capture Wert der vorigen Zelle. Da es sich auch bei diesem Signal um ein Broadcast Signal handelt, werden somit alle Boundary Scan Zellen miteinander zum boundary-scan Register verschaltet (in Abbildung 5 ist dieses durch die gestrichelte blaue Linie dargestellt). Der Eingang der letzten Zelle wird auf TDI des Bausteins geschaltet, und der Ausgang der ersten Zelle auf TDO. Der Capture Wert der ersten Zelle (Zelle 0) wird somit am TDO des Bausteins ausgegeben und kann von einem daran angeschlossenen Testsystem ausgelesen werden. Mit der nächsten steigenden TCK Flanke wird ein Impuls auf dem Clock DR Signal erzeugt, wodurch das Capture FlipFlop geschaltet wird. Jede Boundary Scan Zelle übernimmt somit den Capture Wert der vorherigen. Einzige Ausnahme bildet die letzte Zelle, da ihr Eingang mit dem TDI der Baugruppe verschaltet wurde. Ein daran angeschlossenes Testsystem kann also den Pegel vorgeben, der in den Capture Wert der letzten Zelle gespeichert werden soll. Mit der nächsten fallenden TCK Flanke beginnt der Vorgang von vorn. Da dabei die Bits von Zelle zu Zelle geschoben werden, spricht man hier vom Schieben. Das Schieben endet, indem das TMS Signal auf 1 wechselt, wodurch der Shift DR Zustand wieder verlassen wird und der linke Multiplexer aller Boundary Scan Zellen zurück auf den oberen Eingang schaltet. Der TAP Zustand ist nun Exit1 DR. Dies ist wieder nur eine Verzweigungsmöglichkeit

11 Der nächste wichtige Zustand ist Update DR. Die nächste fallende TCK Flanke nach Erreichen dieses Zustandes erzeugt einen Impuls auf dem Broadcast Signal Update DR und führt zu einem Schalten des Capture FlipFlops der Boundary Scan Zelle. Somit wird der Capture Wert zum Update Wert übernommen. Da der rechte Multiplexer auf diesen Wert geschaltet ist (der aktuelle Betriebsmode ist EXTEST) wird das zuvor im Capture und nun im Update Wert gespeicherte Bit am Bauteilpin getrieben (sofern die Boundary Scan Zelle eine Ausgangszelle ist). Mit der nächsten steigenden Flanke am TCK gelangt man wieder in den Ausgangszustand Run Test / Idle. Kurz zusammengefasst kann der Ablauf wie folgt beschrieben werden: 1. Messen 2. Ausschieben der Messergebnisse bei gleichzeitigem Einschieben neuer zu treibender Testvektoren 3. Treiben der neuen Testvektoren 2.7 Die Boundary Scan Description Language (BSDL) Jeder Boundary Scan-fähige Baustein hat seine ganz spezielle Boundary Scan Struktur, ohne deren Kenntnis ein Testingenieur bzw. eine Testsoftware nicht in der Lage wäre, sinnvoll mit dem Baustein zu arbeiten. Der Standard IEEE schreibt zwar einiges zwingend vor, lässt aber auch genügend Freiräume für Individualität. Die ist auch notwendig, was gerade am Beispiel der Struktur/Anzahl der Boundary Scan Zellen deutlich wird: Ein Baustein mit 20 Anschlusspins verfügt sinnvollerweise über eine geringere Anzahl an Zellen verglichen mit einem Baustein mit Pins. Um diese Individualität zu beschreiben, wurde die Boundary Scan Description Language (BSDL) entwickelt. Sie ist das Verständigungsmedium zwischen Chip-Hersteller (der allein das Innenleben seines Chips kennen kann) und dem Testingenieur (der dieses Innenleben in seinem speziellen Einsatzfall verwenden möchte). Es handelt sich dabei um eine Datei

12 Da eine vollständige Beschreibung der Sprache weit über das Ziel dieses Dokuments hinausgehen würde, soll nur kurz der Inhalt einer typischen BSDL Datei umrissen werden. So findet man in u.a. Angaben über: - verfügbare Testbussignale (insbesondere Angaben über das Vorhandensein des optionalen /TRST Signals und auch zur maximalen TCK Frequenz, bis zu welcher der Baustein betrieben werden kann) - mögliche Compliance Pins (siehe Kapitel 5. 1 Compliance Pattern) - das Befehlsregister (verfügbare Befehle inkl. deren Bitcode; Länge des Befehlsregisters) - die Datenregister (verfügbare Datenregister inkl. möglicher voreingestellter Werte, z.b. IDCODE des Bausteins) - die Struktur der Boundary Scan Zellen (Anzahl, Typ, Funktion, Zuordnung zum Bauteilpin)

13 3 Der statische, digitale Verbindungstest Dieses Kapitel beschreibt, wie man die bisher gewonnenen Erkenntnisse dazu benutzen kann, eine Verbindung zwischen zwei Boundary Scan Bausteinen zu testen, was einen der wichtigsten Anwendungsfälle des Boundary Scan Verfahrens darstellt. 3.1 Schritt 1: Betriebsmode SAMPLE/PRELOAD Abb. 6 Beispielschaltung nach dem Einschalten; die Boundary Scan Zellen sind inaktiv und nicht in die Scankette geschaltet Als Ausgangspunkt soll Abbildung 6 dienen. Daraus ist die zu testende elektrische Verbindung zwischen dem Pin AB2 des Bausteins U1 und dem Pin 15 des Bausteins U2 erkennbar. Weiterhin sind zu erkennen: die Steuerzelle 5, die Ausgangszelle 6 und die Eingangszelle 7 am Bauteilpin AB2 des U1. Die Steuerzelle 5 ist im gewählten Beispiel High aktiv, d.h. der Treiber des Pins AB2 ist nur aktiv, wenn die Steuerzelle mit 1 geladen ist. U2 soll sich in dem Beispiel gleich U1 verhalten. Beim Einschalten der Baugruppe befinden sich die Boundary Scan Bausteine im BYPASS Mode, d.h., die Boundary Scan Zellen sind inaktiv, und der Baustein arbeitet normal, was bedeutet, dass die Pegel an den Bauteilpins durch die Kernlogik vorgegeben werden (siehe Abbildung 6). Würde man jetzt sofort in den Testmode, sprich EXTEST umschalten, könnte das verheerende Folgen für die Baugruppe mit sich bringen. Der Inhalt der Boundary Scan Zellen ist zu diesem Zeitpunkt noch völlig unbestimmt. Somit ist das auch das Verhalten der Bauteilpins nicht vorhersehbar. Aus diesem Grund müssen die Boundary Scan Zellen zunächst mit Werten vorgeladen werden. Im BYPASS Mode hat man jedoch keinen Zugriff

14 auf die Boundary Scan Zellen, da sich diese im boundary-scan Register befinden und das aktuelle Datenregister das bypass Register ist. Es muss also zunächst der Betriebsmode eingestellt werden, der auf der einen Seite das boundary-scan Register aktiviert aber auf der anderen Seite die einzelnen Boundary Scan Zellen deaktiviert lässt; der SAMPLE/PRELOAD (siehe Tabelle 1). 3.2 Schritt 2: Boundary Scan Zellen vorladen Abb. 7 Beispielschaltung nach dem SAMPLE/PRELAOD; die Boundary Scan Zellen sind weiter inaktiv, aber nun in die Scankette geschaltet Nach Schritt 1 können die Boundary Scan Zellen mit den gewünschten Werten vorgeladen werden. Im ersten Testvektor soll Bauteilpin AB2 von U1 mit High getrieben werden. Es muss also die Steuerzelle 5 mit 1 und die Ausgangszelle 6 mit 1 geladen werden und, ganz wichtig(!), die Steuerzelle 46 von U2 muss auf 0 gesetzt werden. Andernfalls würden die zwei Ausgangstreiber der beiden Bausteine aufeinander treiben.das kann unter Umständen zu einem unerwünschten Ereignis führen. Schritt 3: Betriebsmode EXTEST Der gewünschte, sichere(!) Testvektor befindet sich nun in den einzelnen Boundary Scan Zellen (siehe nebenstehende Abbildung). Sie sind jedoch noch nicht wirksam, da sich die beiden Boundary Scan Bausteine noch im Betriebsmode SAMPLE/PRELOAD befinden und dieser die Boundary Scan Zellen nicht aktiv schaltet

15 Abb. 8 Beispielschaltung mit vorgeladenen Boundary Scan Zellen Dies wird nun durch Einschieben des EXTEST Befehls geändert. Mit dem Einschieben des Befehls wird die Kernlogik der beiden Boundary Scan Bausteine von den Bauteilpins abgekoppelt, und die Boundary Scan Zellen werden zugeschaltet. Im Beispiel wird nun Pin AB2 von U1 ein High auf die Verbindung treiben und Pin 15 von U2 in TriState geschaltet. Messen können beide Eingangszellen (Zelle 7 von U1 und Zelle 48 von U2). 3.3 Schritt 4: Testvektoren abarbeiten Abb. 9 Beispielschaltung im EXTEST mit dem ersten Testvektor Um eine Aussage über die Qualität der elektrischen Verbindung zwischen den beiden Bauteilpins fällen zu können, muss nun der im vorigen Schritt angelegte High Pegel überprüft werden. Hierzu muss nichts anderes als ein Scan DR durchgeführt werden. Da das aktuell eingestellte Datenregister das boundary-scan Register ist, erfolgt gemäß der im Standard beschriebenen Abfolge ein Messen Schieben Treiben an den Boundary Scan Zellen. Dies betrifft natürlich auch die Eingangszelle 48 des Bausteins U2. Somit wird der vom Pin AB2 des Bausteins U1 getriebene Pegel am Pin 15 des Bausteins U2 überprüft und

16 ermöglicht es damit, eine Aussage über den Zustand der elektrischen Verbindung zwischen diesen beiden Pins zu fällen. Mit dem Ausschieben der Messwerte werden gleichzeitig auch neue Werte eingeschoben, welche nach dem Durchlauf des Scan DR Graphen in den einzelnen Boundary Scan Zellen gültig werden. Hier empfiehlt es sich aus Optimierungsgründen, auch immer gleich den nächsten Testvektor zu verwenden. Man schiebt also immer die Messwerte des aktuellen Testvektors aus und die Treibwerte des nächsten Testvektors ein. Das Datenregister Schieben wird nun solange durchgeführt bis alle Testvektoren abgearbeitet sind. Ein spezielles Ausschaltregime gibt es dann nicht. 3.4 Was ist machbar, und wo liegen die Grenzen? Der statische, digitale Verbindungstest nach Standard IEEE ermöglicht alles, was im digitalen Bereich liegt und zeitunkritisch ist. So können Widerstände auf ihre Anwesenheit, Quarze, Treiber-Bausteine, Logik-Gatter, Reset-Bausteine und sogar RAM-Bausteine, Flash- Bausteine (parallele wie auch serielle) getestet werden eben alles, was digital möglich ist. Bei Letzteren werden zum Beispiel einfach die notwendigen Schreib- und Leseprotokolle über die Pins des Boundary Scan Bausteins nachgeahmt. Und dies ist auch die Limitation des Testverfahrens: die maximal mögliche Schalt-/ Messfrequenz an den Bauteilpins. Diese ergibt sich aus der Anzahl der Boundary Scan Zellen (also der Länge des boundary-scan Registers) sowie der Test Clock Frequenz. Dabei ist es egal, ob der Signalpegel nur eines oder mehrerer Bauteilpins geändert werden soll; in jedem Fall muss immer durch ALLE Zellen geschoben werden. Bei einem mittelgroßen, Boundary Scan-fähigen Baustein mit 500 Boundary Scan-Zellen und einer typischen TCK Frequenz von 10 MHz ergibt sich so eine Dauer von 50 µs für einen Schiebevorgang. Mit einem Schiebevorgang kann allerdings nur ein einziger Signalwechsel am Bausteinpin ausgelöst werden. Für die entgegengesetzte Flanke wird ein weiterer Schiebevorgang benötigt, wodurch sich eine maximal erreichbare Frequenz am Bausteinpin von 100 µs -1, also 10kHz ergibt. Somit ist klar, dass mit Boundary Scan ein Quarz zwar dahingehend überprüft werden kann, ob er schwingt, aber nicht mit welcher Frequenz. Auch können keine Ethernet Protokolle nachgeahmt werden oder ähnliches. Dieser Anspruch wurde mit dem Standard IEEE allerdings auch nie gesetzt. Es handelt sich ausschließlich um einen statischen, digitalen Verbindungstest

17 4 Was können moderne Tools? Nach den Erkenntnissen der beiden vorigen Kapitel und insbesondere des Kapitels 3 Der statische, digitale Verbindungstest ergeben sich einige Grundansprüche an ein Boundary Scan Testsystem. So möchte sich ein Anwender keine Gedanken über das richtige Schalten des Test Mode Select Signals machen, um in den richtigen Graphen in der TAP state machine zu kommen. Und er möchte sich bestimmt ganz und gar nicht mit einer TAP state machine herumplagen. Allenfalls möchte er den Betriebsmode für die Boundary Scan Bausteine vorgeben, mehr aber nicht. Glücklicherweise werden einem diese lästigen Arbeiten von modernen Tools tatsächlich abgenommen. Aber was ist überhaupt gemeint, wenn man über ein Boundary Scan Tool spricht? Ein Boundary Scan Testsystem besteht immer aus Hardware und Software. Die Hardware muss dabei einfach nur in der Lage sein, die TAP Signale anzusteuern. Diese Grundfunktionalität hat jede Boundary Scan Hardware weltweit (es gibt allerdings zum Teil gravierende Unterschiede in der Performance, also echten Durchsatz, und der Flexibilität). Die tatsächlichen Unterschiede gibt es in der Software, und deshalb ist in aller Regel die Software gemeint, wenn man über ein Boundary Scan Tool spricht. Was darf man also von einer modernen Boundary Scan Software erwarten? Natürlich, dass sie die notwendigen Testvektoren automatisch erzeugt und den Operator im Prüffeld im Fehlerfall möglichst einfach zur fehlerhaften Stelle des Prüflings führt, also eine bestmögliche Diagnose. Denkt man jedoch an die Integration des Boundary Scan Tests in die Fertigungslinie oder in ein anderes Testsystem, so ergibt sich der Anspruch, dass ein modernes Boundary Scan Tool über entsprechende Schnittstellen verfügt. 4.1 Automatische Testvektor Generierung Moderne Boundary Scan Tools verfügen über leistungsfähige Automated test pattern generators (ATPG). Diese benötigen lediglich den Schaltplan des Prüflings sowie intelligente Bauteilmodelle, um daraus sichere Testvektoren mit einer optimalen Testabdeckung zu erzeugen. Der Schlüssel liegt dabei in den Bauteil Modellen. Diese umfassen in vielen Fällen nicht mehr nur die Boundary Scan-fähigen Bausteine (die BSDL Dateien), sondern auch die nicht scanfähigen. Gerade diese machen jedoch den alles entscheidenden Unterschied aus

18 Sie enthalten Informationen darüber, mit welchem Pegel an welchem Bauteilpin man einen Treiber Baustein aktivieren/ deaktivieren oder dessen Richtung schalten kann. Sie enthalten die Protokolle für den Zugriff auf Speicher- oder Kommunikationsbausteine und vieles mehr. Erst auf dieser Basis können die ATPGs ihre vollen Fähigkeiten entfalten. Sie generieren per Knopfdruck Testvektoren unter anderem: - um Verbindungen durch Treiber-Bausteine hindurch testen zu können - um Verbindungen zu RAM-Bausteinen zu testen - um Flashes /EEPROMS (mit parallelem oder seriellem Interface) zu programmieren und/ oder auslesen zu können 4.2 Pin genaue Fehlerdiagnose So wichtig wie für den Testentwickler ausgereifte ATPGs sind, so wichtig sind für die Testperson in der Fertigung die Diagnose-Werkzeuge. Erwartet man ein dem In-Circuit Test ähnliches, auf Bauteilen basierendes Fehlerprotokoll, wird man wohl eher enttäuscht werden, denn bei Boundary Scan werden Netze getestet. Es handelt sich also im Gegensatz zum In- Circuit Test um ein auf Netzen basierendes Testverfahren. Damit wird sich eine Fehleraussage in erster Linie immer auf ein Netz beziehen. Allerdings darf man auch weit mehr erwarten als die weitläufig bekannten und äußerst abschreckenden Auflistungen von Testvektoren mit gekennzeichneten fehlerhaften Bits. Moderne Diagnose Werkzeuge bemühen sich um eine möglichst detaillierte Auflistung des Fehlers. Soweit das möglich ist (bei Stuck-At, Short und teilweise auch bei Open Fehlern) werden die beteiligten Netze inkl. aller daran angeschlossenen Bauteilpins protokolliert. Abb. 10 Abb. 11 Beispiel für ein Fehlerprotokoll Beispiel für Fehlervisualisierung im Layout

19 Das man solch ein Protokoll auch im Layout der Baugruppe visualisieren kann ist heutzutage selbstverständlich (siehe Abbildung 11). 4.3 Schnittstellen zur Systemintegration Das Thema der Kombination verschiedener Testsysteme gewinnt mehr und mehr an Bedeutung. JTAG/Boundary Scan eignet sich aufgrund seiner kompakten Abmessungen und seiner geringen Anforderungen an den Prüfling (nur vier TAP Signale müssen verdrahtet werden) wie kaum ein anderes Testverfahren zur Integration. Diesem Trend folgend, verfügen moderne Boundary Scan Tools über zahlreiche Schnittstellen zur Einbettung in die verschiedensten Testsysteme. Die Schnittstellen ermöglichen zumindest den Aufruf fertig generierter Boundary Scan Tests (also einer Ansammlung von Testvektoren). Höherwertigere Tools bieten die Möglichkeit, Testvektoren synchron zu einem anderen Testsystem auszuführen. Diese Eigenschaft wird insbesondere bei der Integration von Boundary Scan in einen In-Circuit bzw. Flying Probe Tester benötigt. So legt das eine Testsystem Testvektoren an, teilt dies dem anderen Testsystem über die Schnittstelle mit, welches daraufhin den anliegenden Testvektor überprüfen kann. Das derzeitige High-End ist die dynamische Testvektorgenerierung. Über solch eine Schnittstelle können die Testvektoren eines fertig generierten Tests nachträglich, ergo zur Laufzeit, den aktuellen Gegebenheiten angepasst werden. 4.4 Was noch? Moderne Boundary Scan Tools basieren auf einer Skript Sprache. Diese ermöglicht es, mit einfachen Befehlen komplexe Boundary Scan Operationen auszuführen (Beispiele sind Scan DR oder Scan IR ). Aber auch der Zugriff auf eine einzelne Boundary Scan Zelle ist mit solch einem Skript machbar, bis herunter auf die Bit Ebene. Dies ist gerade dann von Vorteil, wenn sich der eingesetzte Boundary Scan Baustein nicht 100%ig standardkonform verhält oder die gelieferte BSDL Datei fehlerhaft ist. Ein weiterer Vorteil solch einer Skript Sprache liegt in der Fähigkeit, diese debuggen zu können. Somit kann zu jedem Zeitpunkt eines Tests genau überprüft werden, welche Testvektoren vom ATPG erzeugt wurden. Damit ist es auf eine sehr elegant Art und Weise möglich, eventuell nicht berücksichtigte Konflikte auf dem Prüfling zu erkennen und zu beheben. Ein vollständig integrierter Debugger ist hierfür die Voraussetzung

20 5 Design For Testability (DFT) Die besten Boundary Scan Testsysteme mit den mächtigsten ATPGs können nichts ausrichten, wenn gewisse Design Regeln nicht schon beim Schaltplanentwurf oder noch einen Schritt eher bei der Bauteilauswahl eingehalten wurden. Das folgende Kapitel versteht sich dabei als Anhaltspunkt für ein erstes Boundary Scan Design. Jedoch werden im Folgenden offensichtliche Design For Testability Regeln nicht aufgeführt. Beispielhaft sei der bevorzugte Einsatz von Bausteinen mit Boundary Scan Logik und die Notwendigkeit einer Testbusverdrahtung aufgeführt. Solche Regeln ergeben sich zudem aus dem oben beschriebenen Standard IEEE Anschließend wird eine begrenzte Auswahl der wohl wichtigsten Design For Testabilty Regeln dargelegt. 5.1 Compliance Pattern Bei Boundary Scan-fähigen Bausteinen ist es üblich, sich die TAP Pins mit anderen Funktionen z.b. zum Debuggen zu teilen. Aus diesem Grund verfügt ein solcher Baustein in aller Regel über einen Pin, der über den Zweck entscheidet. Solch ein Pin könnte z.b. JTAG#/DEBUG heißen und würde bei einem High den Debug Mode aktivieren. In diesem Beispiel muss also zwingend ein Low am Pin angelegt werden, damit dieser mit Boundary Scan getestet werden kann. Solche Dinge sind als Compliance Pattern in der BSDL Datei beschrieben (siehe Kapitel 2.7 Die Boundary Scan Description Language (BSDL)) und müssen, sofern man mit Boundary Scan testen möchte, zwingend eingehalten werden. 5.2 Testbusabschluss Für eine schnelle Testabarbeitung ist ein guter Testbusabschluss unerlässlich. Als groben Anhaltspunkt kann man davon ausgehen, dass die Testzeit sich direkt proportional zur Frequenz des Test Clock verhält. Moderne Testsysteme sind in der Lage das TCK Signal mit 80 oder gar 100 MHz zu betreiben. Dies zeigt, dass große Sorgfalt bei der Verdrahtung der TAP Signale angebracht ist

JTAG/ BOUNDARY SCAN WAS KANN ES, UND WAS MUSS MAN DAFÜR TUN?

JTAG/ BOUNDARY SCAN WAS KANN ES, UND WAS MUSS MAN DAFÜR TUN? JTAG/ BOUNDARY SCAN WAS KANN ES, UND WAS MUSS MAN DAFÜR TUN? Dipl.-Ing. Mario Berger, GÖPEL electronic GmbH, Jena 1 Das Testen einer integrierten Schaltung Seit es integrierte Schaltungen gibt besteht

Mehr

Marco Sliwa. Regional Sales Manager Deutschland JTAG Technologies B.V.

Marco Sliwa. Regional Sales Manager Deutschland JTAG Technologies B.V. Boundary Scan von der Entwicklung bis zur Produktion Marco Sliwa Regional Sales Manager Deutschland JTAG Technologies B.V. Überblick JTAG Technologies Gegründet 1993 Weltweit führendes Unternehmen im Bereich

Mehr

Automatische Boundary Scan Testgenerierung für scanunfähige Schaltungspartitionen durch modellbasierte Werkzeuge

Automatische Boundary Scan Testgenerierung für scanunfähige Schaltungspartitionen durch modellbasierte Werkzeuge Automatische Boundary Scan Testgenerierung für scanunfähige Schaltungspartitionen durch modellbasierte Werkzeuge Martin Borowski, GÖPEL electronic GmbH GÖPEL electronic GmbH 2014 Boundary Scan Testprogrammerstellung

Mehr

Tickt ihr Board noch richtig? Frequenzmessung durch ChipVORX als Ergänzung zum Boundary Scan Test. Dipl.-Ing. (FH) Martin Borowski

Tickt ihr Board noch richtig? Frequenzmessung durch ChipVORX als Ergänzung zum Boundary Scan Test. Dipl.-Ing. (FH) Martin Borowski Tickt ihr Board noch richtig? Frequenzmessung durch ChipVORX als Ergänzung zum Boundary Scan Test. Dipl.-Ing. (FH) Martin Borowski 05.03.205 05.03.205 Was ist ChipVORX? 05.03.205 3 Typische Testaufgaben

Mehr

2.5.2 Prinzipieller Aufbau eines Boundary-Scan-fähigen Bausteins. 2.5 Boundary Scan (JTAG)

2.5.2 Prinzipieller Aufbau eines Boundary-Scan-fähigen Bausteins. 2.5 Boundary Scan (JTAG) 2.5 Boundary Scan (JTAG) JTAG = Joint Test Action Group (für Boundary Scan verantwortliches Gremium) 2.5.2 Prinzipieller Aufbau eines Boundary-Scan-fähigen Bausteins Boundary-Scan-Zelle 2.5. Überblick

Mehr

Boundary Scan - 20 Jahre standardisierte Innovationen IEEE1149.1

Boundary Scan - 20 Jahre standardisierte Innovationen IEEE1149.1 Boundary Scan - 20 Jahre standardisierte Innovationen IEEE1149.1 Mario Berger, GÖPEL electronic GmbH BEGRIFFE Begriffe Boundary Scan Begriffe JTG Joint Test ction Group Boundary Scan Begriffe JTG Joint

Mehr

VarioTAP Einführung Hosea L. Busse

VarioTAP Einführung Hosea L. Busse VarioTAP Einführung Hosea L Busse GÖPEL electronic GmbH 2013 JTAG/Boundary Scan 1 Überblick Was ist VarioTAP? Prinzipielle Struktur eines µcontrollers VarioTAP Teststruktur VarioTAP Testkategorien VarioTAP

Mehr

JTAG-Interface. Gliederung. Überblick über Aufbau, Funktion und Nutzung. Einführung Aufbau und Funktionsweise Nutzung Einschätzung

JTAG-Interface. Gliederung. Überblick über Aufbau, Funktion und Nutzung. Einführung Aufbau und Funktionsweise Nutzung Einschätzung JTAG-Interface Überblick über Aufbau, Funktion und Nutzung Stephan Günther, Informationssystemtechnik, TU Dresden Gliederung Gliederung Einführung Nutzung Einschätzung 2 Gliederung 3 Einführung Begrifsdefinition

Mehr

Boundary Scan Days 2009

Boundary Scan Days 2009 Boundary Scan Days 2009 Einsatz von Virtual JTAG (Altera) für Flash - & EEPROM - Programmierung Dammert Tobias & Knüppel Lars Nokia Siemens Networks GmbH & Co. KG Standort Bruchsal Test Engineering 1 Nokia

Mehr

Testverfahren in der Elektronikfertigung Möglichkeiten, Grenzen und Design-for-Test

Testverfahren in der Elektronikfertigung Möglichkeiten, Grenzen und Design-for-Test Testverfahren in der Elektronikfertigung Möglichkeiten, Grenzen und Design-for-Test Dipl.-Ing.(FH) Mario Berger GÖPEL electronic GmbH 2012 Ablauf 1. Warum testen? 2. Zwei Testmethode, viele Testverfahren

Mehr

Speicherung digitaler Signale

Speicherung digitaler Signale Speicherung digitaler Signale von Fabian K. Grundlagen Flipflops Bisher: Schaltungen ohne Speichermöglichkeit Jetzt: Speichermöglichkeit durch Flipflops Flipflops Grundlagen Flipflops Was sind Flipflops?

Mehr

a. Flipflop (taktflankengesteuert) Wdh. Signalverläufe beim D-FF

a. Flipflop (taktflankengesteuert) Wdh. Signalverläufe beim D-FF ITS Teil 2: Rechnerarchitektur 1. Grundschaltungen der Digitaltechnik a. Flipflop (taktflankengesteuert) Wdh. Signalverläufe beim D-FF b. Zähler (Bsp. 4-Bit Zähler) - Eingang count wird zum Aktivieren

Mehr

Versuch 3: Sequenzielle Logik

Versuch 3: Sequenzielle Logik Versuch 3: Sequenzielle Logik Versuchsvorbereitung 1. (2 Punkte) Unterschied zwischen Flipflop und Latch: Ein Latch ist transparent für einen bestimmten Zustand des Taktsignals: Jeder Datensignalwechsel

Mehr

Speicherung von Signalen - Flipflops, Zähler, Schieberegister

Speicherung von Signalen - Flipflops, Zähler, Schieberegister Lehrbehelf für Prozessregelung und echnerverbund, 3. Klasse HTL Speicherung von Signalen - Flipflops, Zähler, Schieberegister S - Flipflop Sequentielle Schaltungen unterscheiden sich gegenüber den kombinatorischen

Mehr

Grundlagen der Informatik 2. Grundlagen der Digitaltechnik. 5. Digitale Speicherbausteine

Grundlagen der Informatik 2. Grundlagen der Digitaltechnik. 5. Digitale Speicherbausteine Grundlagen der Informatik 2 Grundlagen der Digitaltechnik 5. Digitale Speicherbausteine Prof. Dr.-Ing. Jürgen Teich Dr.-Ing. Christian Haubelt Lehrstuhl für Hardware-Software Software-Co-Design Grundlagen

Mehr

Der Mikrocontroller beinhaltet auf einem Chip einen kompletten Mikrocomputer, wie in Kapitel

Der Mikrocontroller beinhaltet auf einem Chip einen kompletten Mikrocomputer, wie in Kapitel 2 Der Mikrocontroller Der Mikrocontroller beinhaltet auf einem Chip einen kompletten Mikrocomputer, wie in Kapitel 1 beschrieben. Auf dem Chip sind die, ein ROM- für das Programm, ein RAM- für die variablen

Mehr

AT90USB Plug. Mini-Entwicklungswerkzeug. Nutzerhandbuch

AT90USB Plug. Mini-Entwicklungswerkzeug. Nutzerhandbuch AT90USB Plug Nutzerhandbuch Inhaltsverzeichnis 1 Einleitung 3 1.1 Benutzungshinweis..................... 3 2 Die erste Inbetriebnahme 4 2.1 Installation der Software.................. 4 2.2 Installation

Mehr

CASCON als Funktionstester. Ingenieurbüro Winklhofer COE der Göpel electronic GmbH

CASCON als Funktionstester. Ingenieurbüro Winklhofer COE der Göpel electronic GmbH CASCON als Funktionstester Ingenieurbüro Winklhofer COE der Göpel electronic GmbH Ingenieurbüro Winklhofer über 20 Jahre Hardwareentwicklung 18 Jahre Fertigung (DFM / als Entwickler) 16 Jahre Testentwicklung

Mehr

FlyScan: Wenn eins plus eins mehr als zwei ist

FlyScan: Wenn eins plus eins mehr als zwei ist FlyScan: Wenn eins plus eins mehr als zwei ist (vorgestellt auf der Productronica 2009) Von Bernd Hauptmann Sales Manager Seica Deutschland GmbH, Die echte Integration zwischen ATE Flying Prober und Boundary

Mehr

J. Prof. Dr.-Ing. Georg Frey Juniorprofessur Agentenbasierte Automatisierung. Laborunterlagen zum Themengebiet Steuerungstechnik. zusammengestellt von

J. Prof. Dr.-Ing. Georg Frey Juniorprofessur Agentenbasierte Automatisierung. Laborunterlagen zum Themengebiet Steuerungstechnik. zusammengestellt von J. Prof. Dr.-Ing. Georg Frey Juniorprofessur Agentenbasierte Automatisierung Laborunterlagen zum Themengebiet Steuerungstechnik zusammengestellt von Georg Frey und Stéphane Klein Modul 3 Simatic STEP7

Mehr

Boundary-Scan in der wirklichen Welt

Boundary-Scan in der wirklichen Welt Boundary-Scan in der wirklichen Welt Autor Peter van den Eijnden JTAG Technologies, Managing Director Übersicht Die Literatur über Boundary Scan füllt bereits ganze Regale. Im Gegensatz zu den meisten

Mehr

Rechnerarchitektur Atmega 32. 1 Vortrag Atmega 32. Von Urs Müller und Marion Knoth. Urs Müller Seite 1 von 7

Rechnerarchitektur Atmega 32. 1 Vortrag Atmega 32. Von Urs Müller und Marion Knoth. Urs Müller Seite 1 von 7 1 Vortrag Atmega 32 Von Urs Müller und Marion Knoth Urs Müller Seite 1 von 7 Inhaltsverzeichnis 1 Vortrag Atmega 32 1 1.1 Einleitung 3 1.1.1 Hersteller ATMEL 3 1.1.2 AVR - Mikrocontroller Familie 3 2 Übersicht

Mehr

TBE332 Controller. Produktbeschreibung

TBE332 Controller. Produktbeschreibung TBE332 Controller Produktbeschreibung Bei der Entwicklung der TBE332 Steuerung wurde auf die Erfahrung unserer jahrelangen Planung und Realisierung verschiedenster Steuerungs- und Regelungseinrichtungen

Mehr

JTAG/Boundary Scan Effektiver Baugruppentest vom Prototyp bis zum Serientest

JTAG/Boundary Scan Effektiver Baugruppentest vom Prototyp bis zum Serientest JTG/Boundary Scan Effektiver Baugruppentest vom Prototyp bis zum Serientest Martin Borowski, GÖPEL electronic GmbH Begriffe Begriffe Boundary Scan Begriffe JTG Joint Test ction Group Boundary Scan Begriffe

Mehr

Praktikum Digitaltechnik

Praktikum Digitaltechnik dig Datum : 1.06.2009 A) Vorbereitungsaufgaben 1) Was unterscheidet sequentielle und kombinatorische Schaltungen? Kombinatorische ~ Sequentielle ~ Ausgänge sind nur vom Zustand der Eingangsgrößen abhängig

Mehr

Test Integrierter Schaltkreise lässt sich grob in zwei Klassen gliedern

Test Integrierter Schaltkreise lässt sich grob in zwei Klassen gliedern 5.1 Einführung Test Integrierter Schaltkreise lässt sich grob in zwei Klassen gliedern Externe Tests Integrierte Selbsttests Bulit-in self test (BIST) Wir behandeln in der Vorlesung den BIST WS 2010/11

Mehr

Inhaltsverzeichnis. Mehr Informationen zum Titel. Vorwort... 5. Widmung... 7. Danksagung... 7. 1 Motivation... 15

Inhaltsverzeichnis. Mehr Informationen zum Titel. Vorwort... 5. Widmung... 7. Danksagung... 7. 1 Motivation... 15 Mehr Informationen zum Titel Inhaltsverzeichnis Vorwort... 5 Widmung... 7 Danksagung... 7 1 Motivation... 15 2 Die Fehlermatrix... 21 2.1 Fehlerarten... 21 2.2 Bauteilfehler... 23 2.2.1 Defektes Bauteil

Mehr

Das große All-in-All CPLD/FPGA Tutorial

Das große All-in-All CPLD/FPGA Tutorial Das große All-in-All CPLD/FPGA Tutorial Mit diesem Tutorial sollen die ersten Schritte in die Welt der programmierbaren Logik vereinfacht werden. Es werden sowohl die Grundlagen der Logik, die benötigte

Mehr

Getaktete Schaltungen

Getaktete Schaltungen Getaktete Schaltung DST SS23 - Flipflops und getaktete Schaltung P. Fischer, TI, Uni Mannheim, Seite Sequtielle Logik Zum Speichern des Zustands eines Systems sind Speicherelemte notwdig Abhängig vom Zustand

Mehr

Synthesis for Low Power Design

Synthesis for Low Power Design Synthesis for Low Power Design Prof. Thomas Troxler Hochschule Rapperswil Abstract Power optimization at high levels of abstraction has a significant impact on reduction of power in the final gate-level

Mehr

10. Elektrische Logiksysteme mit

10. Elektrische Logiksysteme mit Fortgeschrittenenpraktikum I Universität Rostock - Physikalisches Institut 10. Elektrische Logiksysteme mit Rückführung Name: Daniel Schick Betreuer: Dipl. Ing. D. Bojarski Versuch ausgeführt: 22. Juni

Mehr

Bedienungsanleitung BOTEX DMX OPERATOR

Bedienungsanleitung BOTEX DMX OPERATOR Bedienungsanleitung BOTEX DMX OPERATOR 1 2 7 8 10 9 11 12 13 3-192 DMX Kanäle, fest zugeordnet an 12 Scannern. - 30 Bänke, mit je 8 programmierbaren Scenen. - 8 Fader für max. 16 DMX Kanäle pro Scanner

Mehr

Teil 1: Digitale Logik

Teil 1: Digitale Logik Teil 1: Digitale Logik Inhalt: Boolesche Algebra kombinatorische Logik sequentielle Logik kurzer Exkurs technologische Grundlagen programmierbare logische Bausteine 1 Tri-State Ausgangslogik Ausgang eines

Mehr

Elektronikpraktikum - SS 2014 H. Merkel, D. Becker, S. Bleser, M. Steinen Gebäude 02-413 (Anfängerpraktikum) 1. Stock, Raum 430

Elektronikpraktikum - SS 2014 H. Merkel, D. Becker, S. Bleser, M. Steinen Gebäude 02-413 (Anfängerpraktikum) 1. Stock, Raum 430 Elektronikpraktikum - SS 24 H. Merkel, D. Becker, S. Bleser, M. Steinen Gebäude 2-43 (Anfängerpraktikum). Stock, Raum 43 Serie 7: Digitale Schaltungen./.7.24 I. Ziel der Versuche Verständnis für Entwurf

Mehr

Bedienungsanleitung Version 1.0

Bedienungsanleitung Version 1.0 Botex DMX Operator (DC-1216) Bedienungsanleitung Version 1.0 - Inhalt - 1 KENNZEICHEN UND MERKMALE...4 2 TECHNISCHE ANGABEN...4 3 BEDIENUNG...4 3.1 ALLGEMEINES:...4 3.2 BEDIENUNG UND FUNKTIONEN...5 4 SZENEN

Mehr

Schaltwerke Schaltwerk

Schaltwerke Schaltwerk Schaltwerke Bisher habe wir uns nur mit Schaltnetzen befasst, also Schaltungen aus Gattern, die die Ausgaben als eine Funktion der Eingaben unmittelbar (durch Schaltvorgänge) berechnen. Diese Schaltnetze

Mehr

AT90USB Plug. Mini-Entwicklungswerkzeug. Benutzerhandbuch

AT90USB Plug. Mini-Entwicklungswerkzeug. Benutzerhandbuch AT90USB Plug Mini-Entwicklungswerkzeug Benutzerhandbuch Chip1768 Inhaltsverzeichnis Inhaltsverzeichnis 1 Einleitung 4 1.1 Benutzungshinweis.................................. 4 2 Die erste Inbetriebnahme

Mehr

Ringlicht-v3 - Frei konfigurierbares Ringlicht mit RS232 Anbindung. Kurzbeschreibung

Ringlicht-v3 - Frei konfigurierbares Ringlicht mit RS232 Anbindung. Kurzbeschreibung Ringlicht-v3 - Frei konfigurierbares Ringlicht mit RS232 Anbindung Kurzbeschreibung Das frei konfigurierbare Ringlicht kann jede beliebige Abfolge an Lichtmustern erzeugen und über einen Triggereingang

Mehr

CU-R-CONTROL. Beschreibung zur Schaltung ATMega16-32+ISP MC-Controller Steuerung auf Basis ATMEL Mega16/32. Autor: Christian Ulrich

CU-R-CONTROL. Beschreibung zur Schaltung ATMega16-32+ISP MC-Controller Steuerung auf Basis ATMEL Mega16/32. Autor: Christian Ulrich Seite 1 von 10 CU-R-CONTROL Beschreibung zur Schaltung ATMega16-32+ISP MC-Controller Steuerung auf Basis ATMEL Mega16/32 Autor: Christian Ulrich Datum: 08.12.2007 Version: 1.00 Seite 2 von 10 Inhalt Historie

Mehr

Snake Projekt. Jan Scholz. 16. März 2013

Snake Projekt. Jan Scholz. 16. März 2013 Snake Projekt Jan Scholz 16. März 2013 Inhaltsverzeichnis 1 Einführung 3 2 Hardware Entwicklung 4 2.1 Mikrocontroller............................. 4 2.2 LED-Matrix............................... 4 2.2.1

Mehr

CPLD Auswahl und Design

CPLD Auswahl und Design CPLD Auswahl und Design Sascha Schade DL1DRS 9. Januar 2010 Für ein software defined radio (SDR) wurde ein verstellbarer Taktgenerator, der den Analogschalter speist, als Design für einen CPLD synthetisiert

Mehr

Zusatzplatine MP-Bus HZS 562

Zusatzplatine MP-Bus HZS 562 ZUSATZPLATINE MP-BUS HZS 562 Zusatzplatine MP-Bus HZS 562 Die MP-Bus Interfaceelektronik stellt die Schnittstelle zwischen einem CAN-Bus-System und einem MP-Bus-System dar. Die Elektronik wird als MP-Bus

Mehr

Get the total coverage! Enrico Lusky, Vertriebsleiter Deutschland. Mitarbeiter: 152

Get the total coverage! Enrico Lusky, Vertriebsleiter Deutschland. Mitarbeiter: 152 Enrico Lusky, Vertriebsleiter Deutschland GÖPEL electronic GmbH 2009 Get the total coverage! Gegründet: Mitarbeiter: 152 1991 in Jena Geschäftsbereiche: JTAG/ Boundary Scan Testsysteme (BST) Automatische

Mehr

SCAN OPERATOR 12. Bedienungsanleitung. Ab Version 1.0. email: service@glp.de Internet: http://www.glp.de

SCAN OPERATOR 12. Bedienungsanleitung. Ab Version 1.0. email: service@glp.de Internet: http://www.glp.de Bedienungsanleitung Ab Version 1.0 email: service@glp.de Internet: http://www.glp.de 2 (V2.0) GLP German Light Production Inhalt 1 Übersicht...5 1.1 Frontansicht...5 1.2 Rückansicht...7 2 Bedienung...7

Mehr

BitRecords FPGA Modul XC6SLX25_V2.0, Mai2013 1

BitRecords FPGA Modul XC6SLX25_V2.0, Mai2013 1 BitRecords FPGA Modul XCSLX FPGA Modul zur Anwendung im Hobby- und Prototypenbereich Eigenschaften: Xilinx Spartan (XCSLX-FGGC) Nutzer-IOs On-Board 0MHz Oszillator LEDs, Taster Rastermaß:. mm Maße: x mm

Mehr

Embedded Board Test Seminar 2015. Dipl.-Ing. (FH) Martin Borowski

Embedded Board Test Seminar 2015. Dipl.-Ing. (FH) Martin Borowski Embedded Board Test Seminar 2015 ipl.-ing. (FH) Martin Borowski 11.03.2016 1 Seminar: Embedded Board Test Vom esign bis End ofline 11.03.2016 2 Moderne Elektroniken? Fortschritt Quellen: markerfaire.berlin

Mehr

Intelligente GPRS- und UMTS-Modems - MT-202 / MT-251

Intelligente GPRS- und UMTS-Modems - MT-202 / MT-251 Modem, Gateway und SPS in einem Gerät Die Geräte der MT-200 Serie verzichten weitestgehend auf I/Os, sind aber im übrigen Funktionsumfang mit den Telemetriemodulen der MT-100 Serie identisch. Schnittstellen

Mehr

Effektiver Einsatz von unterschiedlichen Testverfahren in der Elektronikfertigung

Effektiver Einsatz von unterschiedlichen Testverfahren in der Elektronikfertigung Effektiver Einsatz von unterschiedlichen Testverfahren in der Elektronikfertigung Referent Christoph Ostermöller BMK professional electronics GmbH Augsburg Tests in der Elektronikfertigung Welche Testarten

Mehr

Wie in der Skizze zu sehen ist, bleibt die Periodendauer / Frequenz konstant und nur die Pulsweite ändert sich.

Wie in der Skizze zu sehen ist, bleibt die Periodendauer / Frequenz konstant und nur die Pulsweite ändert sich. Kapitel 2 Pulsweitenmodulation Die sogenannte Pulsweitenmodulation (kurz PWM) ist ein Rechtecksignal mit konstanter Periodendauer, das zwischen zwei verschiedenen Spannungspegeln oszilliert. Prinzipiell

Mehr

Makros sind Textersetzungen, welche vom Präprozessor aufgelöst werden. Dies Passiert bevor der Compiler die Datein verarbeitet.

Makros sind Textersetzungen, welche vom Präprozessor aufgelöst werden. Dies Passiert bevor der Compiler die Datein verarbeitet. U4 4. Übung U4 4. Übung Besprechung Aufgabe 2 Makros Register I/O-Ports U4.1 U4-1 Makros U4-1 Makros Makros sind Textersetzungen, welche vom Präprozessor aufgelöst werden. Dies Passiert bevor der Compiler

Mehr

serielle Kopplung dieser Scan-Register zum

serielle Kopplung dieser Scan-Register zum Scan-Pfad Technik Ziel: Einblick in und Manipulation der inneren Schaltungszustände Weg: Schaltungen enthalten i.a. Register m. parallelen Eingängen Hinzufügen eines seriellen Eingangs zum Register (=Mux)

Mehr

1 Anmerkungen zur Entwicklung von GALs mit LOG/iC

1 Anmerkungen zur Entwicklung von GALs mit LOG/iC 1 Anmerkungen zur Entwicklung von GALs mit LOG/iC 1.1 Generic Array Logic (GAL) - Prinzip Ein GAL (Generic Array Logic) stellt ein (wieder)programmierbares UND- Array mit einem festen ODER Array dar. Zusätzlich

Mehr

NanoCAN & NanoJEasy. Software training

NanoCAN & NanoJEasy. Software training NanoCAN & NanoJEasy Software training NanoCAN NanoCAN ist ein nützliches Tool für: - Prüfung - Fehlersuche und -behebung - Firmware-Updates Unsere Steuerungen sind immer CAN-Slaves. Aus diesem Grund stehen

Mehr

13 Programmierbare Speicher- und Logikbausteine

13 Programmierbare Speicher- und Logikbausteine 13 Programmierbare Speicher- und Logikbausteine Speicherung einer Tabelle (Programm) Read Only Memory (ROM) Festwertspeicher Nichtflüchtig Nichtlöschbar: ROM PROM bzw. OTP-ROM Anwender programmierbares

Mehr

Elektrische Logigsystem mit Rückführung

Elektrische Logigsystem mit Rückführung Mathias Arbeiter 23. Juni 2006 Betreuer: Herr Bojarski Elektrische Logigsystem mit Rückführung Von Triggern, Registern und Zählern Inhaltsverzeichnis 1 Trigger 3 1.1 RS-Trigger ohne Takt......................................

Mehr

Bau und Programmieranleitung für den IR - Booster. Vorbemerkungen

Bau und Programmieranleitung für den IR - Booster. Vorbemerkungen Bau und Programmieranleitung für den IR - Booster Vorbemerkungen Die folgende Anleitung beschreibt den Aufbau und die Inbetriebnahme des IR - Booster. Ich möchte ausdrücklich darauf hinweisen, das es sich

Mehr

Zähler- und Zeitgeber-Baugruppen

Zähler- und Zeitgeber-Baugruppen Zähler- und Zeitgeber-Baugruppen Sinn: häufig müssen Zeitbedingungen eingehalten werden z.b.: einige ms warten, Häufigkeit von Ereignissen zählen etc... Lösung: 1.) Zeitschleifen = Programm abarbeiten,

Mehr

Ein Scan basierter Seitenangriff auf DES

Ein Scan basierter Seitenangriff auf DES Ein Scan basierter Seitenangriff auf DES Seminar Codes & Kryptographie SS04 Tobias Witteler 29.06.2004 Struktur des Vortrags 1. Einführung / Motivation 2. Struktur von DES 3. Die Attacke Begriffsklärung:

Mehr

Aufgabe 1) Die folgenden Umwandlungen/Berechnungen beziehen sich auf das 32-Bit Single-Precision Format nach IEEE-754.

Aufgabe 1) Die folgenden Umwandlungen/Berechnungen beziehen sich auf das 32-Bit Single-Precision Format nach IEEE-754. Aufgabe 1) Die folgenden Umwandlungen/Berechnungen beziehen sich auf das 32-Bit Single-Precision Format nach IEEE-754. a) Stellen Sie die Zahl 7,625 in folgender Tabelle dar! b) Wie werden denormalisierte

Mehr

Mod_com.lib. Inhalt. WAGO-I/O-PRO 32 Bibliothek

Mod_com.lib. Inhalt. WAGO-I/O-PRO 32 Bibliothek Anhang A Weitere Bibliotheken WAGO-I/O-PRO 32 Bibliothek Mod_com.lib Inhalt ADD_DESC (Datentyp)...2 ADD_PI_INFORMATION...4 CRC16...6 FBUS_ERROR_INFORMATION...7 GET_DIGITAL_INPUT_OFFSET...8 GET_DIGITAL_OUTPUT_OFFSET...10

Mehr

Quanton Manual (de) Datum: 20.06.2013 URL: http://wiki:8090/pages/viewpage.action?pageid=9928792 )

Quanton Manual (de) Datum: 20.06.2013 URL: http://wiki:8090/pages/viewpage.action?pageid=9928792 ) Datum: 20.06.2013 URL: http://wiki:8090/pages/viewpage.action?pageid=9928792 ) Inhaltsverzeichnis 1 quanton flight control rev. 1 3 1.1 Anschlüsse für Peripheriegeräte 3 1.1.1 Eingänge / Ausgänge 3 1.1.2

Mehr

Computergestützter Schaltungs- und Leiterplattenentwurf Protokoll. Jan Nabbefeld erstellt: 5. Juli 2002

Computergestützter Schaltungs- und Leiterplattenentwurf Protokoll. Jan Nabbefeld erstellt: 5. Juli 2002 Computergestützter Schaltungs- und Leiterplattenentwurf Protokoll André Grüneberg Jan Nabbefeld erstellt: 5. Juli 2002 1 Schaltplaneingabe und Schaltungsimulation 1.1 NAND-Gatter Aufgabe war es, NAND-Gatter

Mehr

8.0 Erweiterung mit dem 8 Bit D/A Maxim MAX5382

8.0 Erweiterung mit dem 8 Bit D/A Maxim MAX5382 8.0 Erweiterung mit dem 8 Bit D/A Maxim MAX5382 Der MAX5382 ist ein 8 Bit DA Wandler im SOT23 Gehäuse. Der MAX5380 besitzt eine interne Referenzspannung von 2 V, der MAX5381 von 4 Volt und der verwendete

Mehr

Begleitende Projekte CPLD Programmierung. 3.Semester. Dokumentation. Servoansteuerung

Begleitende Projekte CPLD Programmierung. 3.Semester. Dokumentation. Servoansteuerung Fachhochschul-Bachelorstudiengang Automatisierungstechnik Begleitende Projekte CPLD Programmierung 3.Semester Dokumentation Servoansteuerung Erstellt von: Peter Freigassner AT06 Version: 1.0 vom 28.12.2007

Mehr

Ein großer Teil des Aufwands beim Entwurf einer integrierten Schaltung beinhaltet die Analyse der Entwurfsergebnisse zur Überprüfung auf Einhaltung

Ein großer Teil des Aufwands beim Entwurf einer integrierten Schaltung beinhaltet die Analyse der Entwurfsergebnisse zur Überprüfung auf Einhaltung 2.10 Test Test Test und Verifikation Test Chip-Ausbeute Testbarkeitsindex Testqualität Vollständiger Test kombinatorischer Schaltungen Vollständiger Test sequentieller Schaltungen Testdurchführung Testmuster

Mehr

2.2 Rechnerorganisation: Aufbau und Funktionsweise

2.2 Rechnerorganisation: Aufbau und Funktionsweise 2.2 Rechnerorganisation: Aufbau und Funktionsweise é Hardware, Software und Firmware é grober Aufbau eines von-neumann-rechners é Arbeitsspeicher, Speicherzelle, Bit, Byte é Prozessor é grobe Arbeitsweise

Mehr

3 Arithmetische Schaltungen

3 Arithmetische Schaltungen . Schaltungselemente Arithmetische Schaltungen. Schaltungselemente Logikgatter Treiber; gibt am Ausgang denselben Logikpegel aus, der auch am Eingang anliegt Inverter; gibt am Ausgang den Logikpegel des

Mehr

Kommunikation HOST TMC420 Controller

Kommunikation HOST TMC420 Controller Kommunikation HOST TMC420 Controller Sofern möglich, sollte zusätzlich neben der seriellen Kommunikation (RS232 bzw. RS485) ein Signalaustausch tels digitaler E/A erfolgen (24 VDC). Dieses ermöglicht eine

Mehr

VHDL Einleitung. Dr.-Ing. Volkmar Sieh. Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2010

VHDL Einleitung. Dr.-Ing. Volkmar Sieh. Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2010 VHDL Einleitung Dr.-Ing. Volkmar Sieh Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2010 VHDL Einleitung 1/17 2010-04-14 Inhalt Entwurfsebenen und -sichten

Mehr

Ergänzungen zum Manual OS V 2.05/2.06

Ergänzungen zum Manual OS V 2.05/2.06 Ergänzungen zum Manual OS V 2.05/2.06 SYSTEMRESOURCEN - PROGRAMM DOWNLOAD - Ab der Betriebssystemversion 2.05 haben die C-Control Units M-2.0 und Station 2.0 die Möglichkeit das Anwenderprogramm von einem

Mehr

Inhaltsverzeichnis. Aufgabenstellung 2. Idee der Schaltung 2. Blockschaltbild 3. Schaltplan 4. Stückliste 11. Routen 12. Fertigen 15.

Inhaltsverzeichnis. Aufgabenstellung 2. Idee der Schaltung 2. Blockschaltbild 3. Schaltplan 4. Stückliste 11. Routen 12. Fertigen 15. Inhaltsverzeichnis Inhalt Seite Aufgabenstellung 2 Idee der Schaltung 2 Blockschaltbild 3 Schaltplan 4 Stückliste 11 Routen 12 Fertigen 15 Prüfen 16 Steckerbelegung 17 Gehäuse 18 Änderung in letzter Minute

Mehr

1Im Gegensatz zu den übrigen Web-IO Digital, ist bei den

1Im Gegensatz zu den übrigen Web-IO Digital, ist bei den 5.9 Über die Standardbetriebsarten hinaus, beinhalten die ERP- Gateway-Modelle 57635 und 57636 zusätzlich das patentierte Wayback-Verfahren für den Zugriff auf die digitalen Ausgänge. Dieses ermöglicht

Mehr

Serielle Kommunikation mit dem Arduino. Teil 1: Das Serial Peripheral Interface (SPI)

Serielle Kommunikation mit dem Arduino. Teil 1: Das Serial Peripheral Interface (SPI) Serielle Kommunikation mit dem Arduino Teil 1: Das Serial Peripheral Interface (SPI) Axel Attraktor e.v. 4. Juni 2012 Axel (Attraktor e.v.) 5. Arduino-Stammtisch 4. Juni 2012 1 / 25 Serielle Kommunikation

Mehr

Einfache Computersteuerung für Modellbahnen

Einfache Computersteuerung für Modellbahnen Einfache Computersteuerung für Modellbahnen Was soll eigentlich mit einem Computer gesteuert werden? Diese Frage muss man sich als erstes stellen: - Man braucht für Ausstellungen einen kompletten automatischen

Mehr

9 Multiplexer und Code-Umsetzer

9 Multiplexer und Code-Umsetzer 9 9 Multiplexer und Code-Umsetzer In diesem Kapitel werden zwei Standard-Bauelemente, nämlich Multiplexer und Code- Umsetzer, vorgestellt. Diese Bausteine sind für eine Reihe von Anwendungen, wie zum Beispiel

Mehr

Versuch P1-63 Schaltlogik Vorbereitung

Versuch P1-63 Schaltlogik Vorbereitung Versuch P1-63 Schaltlogik Vorbereitung Gruppe Mo-19 Yannick Augenstein Versuchsdurchführung: 16. Januar 2012 1 Inhaltsverzeichnis Einführung 3 1 Grundschaltungen 3 1.1 AND.......................................

Mehr

Spannungsversorgung für Mikrocontroller-Schaltungen DH1AAD, Ingo Gerlach, 20.11.2011, e-mail : Ingo.Gerlach@onlinehome.de

Spannungsversorgung für Mikrocontroller-Schaltungen DH1AAD, Ingo Gerlach, 20.11.2011, e-mail : Ingo.Gerlach@onlinehome.de Spannungsversorgung für Mikrocontroller-Schaltungen DH1AAD, Ingo Gerlach, 20.11.2011, e-mail : Ingo.Gerlach@onlinehome.de Ziel Der Hintergrund für die Entwicklung diese Netzteiles war, das hier am Computer-Arbeitstisch

Mehr

TARGET 3001!-Dateien aufbereiten für Veröffentlichungen

TARGET 3001!-Dateien aufbereiten für Veröffentlichungen TARGET 3001!-Dateien aufbereiten für Veröffentlichungen Für Elektroniker und Anwender der Target 3001!-Software bietet die Software alle Möglichkeiten, beliebige Ansichten von Schaltplänen, Bestückungsplänen

Mehr

Industrielle Kommunikation / GPRS/UMTS/LTE / Fernwirksysteme / Melde- und Alarmsysteme

Industrielle Kommunikation / GPRS/UMTS/LTE / Fernwirksysteme / Melde- und Alarmsysteme SMS/E-Mail Störmelder - MT-020 / MT-021 / MT-331 Condition Monitoring leicht gemacht Das MT-020 ist auf das Monitoring von Anlagen ausgelegt. Es verzichtet auf zwei digitale Ausgänge, die für das Condition

Mehr

Logik mit Gedächtnis : Sequentielle Logik

Logik mit Gedächtnis : Sequentielle Logik Logik mit Gedächtnis : Sequentielle Logik Schaltwerke Grundkomponenten zur Informationspeicherung: Flip-Flops Typische Schaltwerke Entwurf eines Schaltwerks Wintersemester 12/13 1 asynchrone und synchrone

Mehr

Treiberinstallation Bitte laden Sie sich die *inf Datei für den Treiber des Prog-S-Programmer hier herunter: www.diamex.de Kartenreiter download Programmiergeräte - ERFOS-Prog-S.zip Die *inf Datei auf

Mehr

Binarloop. Binarloop für die echtzeitfähige und kostengünstige Verifikation hochdynamischer leistungselektronischer Systeme

Binarloop. Binarloop für die echtzeitfähige und kostengünstige Verifikation hochdynamischer leistungselektronischer Systeme für die echtzeitfähige und kostengünstige Verifikation hochdynamischer leistungselektronischer Systeme Funktions- und Sicherheitstests sind unabdingbare Schritte im Entwicklungsprozess leistungselektronischer

Mehr

Programmierung Tiny45 für DCC Lokdecoder

Programmierung Tiny45 für DCC Lokdecoder Programmierung Tiny45 für DCC Lokdecoder Hier eine Beschreibung, der Programmierung des Tiny45 für den Lokdecoder. Zur Erstprogrammierung ist ein Programmer für Atmels AVR Mikrokontroller nötig (AVRISP

Mehr

Einführung in die Welt der Microcontroller

Einführung in die Welt der Microcontroller Übersicht Microcontroller Schaltungen Sonstiges Einführung in die Welt der Microcontroller Übersicht Microcontroller Schaltungen Sonstiges Inhaltsverzeichnis 1 Übersicht Möglichkeiten Einsatz 2 Microcontroller

Mehr

a) Wie viele ROM-Bausteine benötigen Sie für den Aufbau des 64x16 ROMs? c) Wie viele Bytes Daten können im 64x16 ROM insgesamt gespeichert werden?

a) Wie viele ROM-Bausteine benötigen Sie für den Aufbau des 64x16 ROMs? c) Wie viele Bytes Daten können im 64x16 ROM insgesamt gespeichert werden? VU Technische Grundlagen der Informatik Übung 4: Schaltwerke 83.579, 24W Übungsgruppen: Mo., 24.. Mi., 26..24 Aufgabe : ROM-Erweiterung Ein 64x6 ROM soll aus mehreren 32x4 ROMs (vgl. Abbildung rechts:

Mehr

Protokoll zu Grundelemente der Digitaltechnik

Protokoll zu Grundelemente der Digitaltechnik Protokoll zu Grundelemente der Digitaltechnik Ronn Harbich 22. uli 2005 Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 2 Vorwort Das hier vorliegende Protokoll wurde natürlich mit größter Sorgfalt

Mehr

DMX-LED-DIMMER X9 HR 9x 16 BIT PWM je 10A

DMX-LED-DIMMER X9 HR 9x 16 BIT PWM je 10A DMX-LED-DIMMER X9 HR 9x 16 BIT PWM je 10A Bedienungsanleitung DMX-LED-Dimmer X9 HR 2 Beschreibung Der DMX-LED-Dimmer X9 HR ist speziell für die Ansteuerung von RGB LED-Stripes vorgesehen. Er verfügt über

Mehr

Oliver Liebold. NAND (negierte Undverknüpfung) L L H L H H H L H H H L

<ruske.s@web.de> Oliver Liebold. NAND (negierte Undverknüpfung) L L H L H H H L H H H L Elektronische Grundlagen Versuch E7, Grundelemente der Digitaltechnik Praktikumsgruppe IngIF, 04. Juni 2003 Stefan Schumacher Sandra Ruske Oliver Liebold

Mehr

ateval-board Aufbauanleitung & Handbuch

ateval-board Aufbauanleitung & Handbuch atevalboard Aufbauanleitung & Handbuch Elektronik Hannes Jochriem Oberfeldweg 10 D 300 Oberaudorf info@ehajo.de 0033 / 695 69 9 0033 / 695 69 90 1. Inhaltsverzeichnis Aufbau... 5 Sockel...7 Summer...7

Mehr

Einführung in Automation Studio

Einführung in Automation Studio Einführung in Automation Studio Übungsziel: Der links abgebildete Stromlaufplan soll mit einer SPS realisiert werden und mit Automation Studio programmiert werden. Es soll ein Softwareobjekt Logik_1 in

Mehr

Praktikum Grundlagen der Elektronik

Praktikum Grundlagen der Elektronik Praktikum Grundlagen der Elektronik Versuch EP 7 Digitale Grundschaltungen Institut für Festkörperelektronik Kirchhoff - Bau K1084 Die Versuchsanleitung umfasst 7 Seiten Stand 2006 Versuchsziele: Festigung

Mehr

RS-Flip Flop, D-Flip Flop, J-K-Flip Flop, Zählschaltungen

RS-Flip Flop, D-Flip Flop, J-K-Flip Flop, Zählschaltungen Elektronik Praktikum / Digitaler Teil Name: Jens Wiechula, Philipp Fischer Leitung: Prof. Dr. U. Lynen Protokoll: Philipp Fischer Versuch: 3 Datum: 24.06.01 RS-Flip Flop, D-Flip Flop, J-K-Flip Flop, Zählschaltungen

Mehr

Programmieren mit der Mobile Station

Programmieren mit der Mobile Station Neuer Digitaldecoder m83, Teil 4 Programmieren mit der Mobile Station In der letzten Ausgabe wurden die verschiedenen Einstellmöglichkeiten des Decoders m83 vorgestellt. Nun zeigen wir, wie der Decoder

Mehr

AVR Net-IO. Der originale von Pollin vertriebene Bausatz hat folgende Eckdaten:

AVR Net-IO. Der originale von Pollin vertriebene Bausatz hat folgende Eckdaten: AVR Net-IO 2013 DL2USR Bitte alles sorgfältig lesen. Weitere Hinweise enthält die Readme.txt im Softwareordner. Keine Garantie für Vollständigkeit und Fehlerfreiheit, kein Support in irgendeiner Art! Ein

Mehr

Praktikum Digitaltechnik SS 2009. Versuchsbeschreibungen

Praktikum Digitaltechnik SS 2009. Versuchsbeschreibungen Praktikum Digitaltechnik SS 2009 Versuch 1 1 Gesamtablauf: Praktikum Digitaltechnik SS 2009 1. Versuch Herkömmlicher Schaltungsaufbau durch Stöpseln 2. Versuch Rechnergestütztes Entwerfen über Schaltplan

Mehr

Collax 32-Bit zu 64-Bit Migration

Collax 32-Bit zu 64-Bit Migration Collax 32-Bit zu 64-Bit Migration Howto Dieses Howto beschreibt die Migration (Umstieg) eines 32-Bit Collax Servers auf 64-Bit mittels Vollsicherung und anschließender vollständiger Wiederherstellung der

Mehr

JUILIET- JTAG Unlimited Tester Am Beispiel eines Automotive-Projekts. Ingenieurbüro Winklhofer

JUILIET- JTAG Unlimited Tester Am Beispiel eines Automotive-Projekts. Ingenieurbüro Winklhofer JUILIET- JTAG Unlimited Tester Ingenieurbüro Winklhofer Ingenieurbüro Winklhofer über 20 Jahre Hardwareentwicklung 20 Jahre Fertigung (DFM / als Entwickler) 18 Jahre Testentwicklung (DFT / ICT / FKT) 16

Mehr

8.1 Grundsätzlicher Aufbau der Beispiele

8.1 Grundsätzlicher Aufbau der Beispiele 107 8 Beispiele Nachdem nun viele theoretische Grundlagen gelegt wurden, kann man mit dem Programmieren eines Mikrocontrollers beginnen. In den folgenden Kapiteln werden verschiedene Möglichkeiten der

Mehr

2.5.1 Das Basis-Flipflop

2.5.1 Das Basis-Flipflop 2.5 Die Flipflops 137 2.5.1 Das Basis-Flipflop Basis-Flipflops sind nicht taktgesteuerte FF. ie sollen die Funktionen etzen, Löschen und peichern aufweisen. 1 - etzeing. (et) - Löscheing. (eset) 2 etzen:

Mehr