Computergestützter IC- Entwurf

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1 FHTW Berlin Fachbereich 1 Technische Informatik, D5TI Computergestützter IC- Entwurf Simulation eines Lauflichts Übungs- Beleg Abgabetermin: ,

2 Inhaltsverzeichnis 1 Einleitung Versuchsdurchführung Spezifikation des Lauflichts Aufbau mit diskreten Schaltkreisen Realisierung in VHDL Kompilierung und Simulation Synthese Versuchsauswertung Anhang Datei 'lauflicht.vhd' Ausschnitt aus der Datei 'lauflicht.rpt'

3 1 Einleitung Zur Entwicklung spezieller Schaltkreise wird vermehrt auf sogenannte Hardware- Beschreibungssprachen gesetzt. Dazu zählt auch VHDL. In diesem Beleg wird der Aufbau eines 8-Kanal-Lauflichts zunächst mit diskreten Schaltkreisen und anschließend mit einem SPLD demonstriert. 2 Versuchsdurchführung 2.1 Spezifikation des Lauflichts Dem zu entwickelnden Lauflicht wurden folgende Parameter mitgegeben - 8 Kanäle - Reset aller Kanäle - paralleles Setzen aller Kanäle - serielles Setzen. Die Realisierung erfolgt über Schieberegister. Dabei wird das Signal von Kanal 8 als Eingang für Kanal 1 zurückgeführt (seriell). Das Lauflicht wird nur für eine Laufrichtung aufgebaut. Das parallele Setzen und Reset der Kanäle erfolgen asynchron. Das serielle Setzen erfolgt über die Beinflussung der Rückführung, die entweder invertiert oder nicht invertiert an den seriellen Eingang des Schieberegisters geführt wird. Die Übernahme der Daten erfolgt taktflankengesteuert. 3

4 2.2 Aufbau mit diskreten Schaltkreisen Für den Aufbau mit diskreten Schaltkreisen wurden zwei 4-Bit-Schieberegister 74xx195 verwendet. Sie verfügen über einen Reset und die Möglichkeit parallel und seriell gesetzt zu werden. Für die Simulation wurde mit dem Programm 'Multisim' die Schaltung in Abbildung 1 entworfen und getestet. Abb. 1 Aufbau mit diskreten Schaltkreisen Das Schieben erfolgt in der Frequenz des Taktes. Der letzte Ausgang (QD) des ersten Schieberegisters ist Eingang für das zweite. Die Rückführung zum Eingang des ersten Schiebregisters erfolgt wahlweise über QD oder QDnegiert. Die Auswahl erfolgt über den Toggle-Taster. Damit wird die serielle Beinflussung realisiert. Über den Reset- Taster ist jederzeit asynchron das Setzen aller Kanäle auf '0' möglich. Mit den Programmierschaltern 'Parallel-In' wird das Muster für das parallele Setzen der Kanäle eingestellt. Die Übernahme erfolgt mit dem Set-Taster. 4

5 2.3 Realisierung in VHDL Zur Realisierung wurde ein Prozess verwendet, da sich nur darin mit vertretbarem Aufwand sequentielle Abläufe ausführen lassen. Die Funktion ist identisch wie in Kompilierung und Simulation Zur Kompilierung und Simulation wurde das Programm 'Orcad Express' verwendet. Der Quellkode zum Programm befindet sich in der Datei 'lauflicht.vhd'. Die Simulation erfolgt über den in 'Orcad' intergierten Simulator. Damit können den Eingangssignalen mittels Stimulus Werte zugewiesen werden und das Resultat ist als Listing und Wave-Form (Abb.2) überprüfbar. Abb. 2 Wave- Form- Simulation der Datei lauflicht.vhd 5

6 2.3.2 Synthese Zur Synthese, dem Brennen eines SPLD, wurde das Programm 'Cypress Warp' verwendet. Die Vorgabe war ein SPLD vom Typ 22v10. Nach dem Brennen sollte der Entwurf praktisch getestet werden. Zum Synthetisieren wurde die Datei 'lauflicht.vhd' nochmals kompiliert und optimiert. Anschließend versuchte 'Warp' das Programm im Chip unterzubringen. Das Resultat ist ein Gerber-File mit dem der SPLD gebrannt werden kann. Leider war 'Warp' nicht in der Lage das Programm für diesen Chip zu 'fitten'. Die Fehlermeldung ist Bestandteil der Datei 'lauflicht.rpt'. Erst mit erheblich größeren und komplexeren PLD war eine Synthese möglich. Da diese allerdings nicht verfügbar waren, sind sie nicht Bestandteil diese Belegs. 3 Versuchsauswertung Es zeigte sich, daß durch die Hardwarebeschreibungssprache relativ wenig Aufwand zur Entwickliung spezieller Funktionaltäten nötig sein kann. Auch kann durch das Zusammenfassen spezieller Aufgaben in einem Chip erheblich zur Vereinfachung von Platinen-Layouts beitragen. Allerdings muß darauf geachtet werden, daß die zur Verwendung kommenden Chips alle benötigten Funktionen unterstützen und genügend "Platz" haben. 6

7 4 Anhang 4.1 Datei 'lauflicht.vhd' LIBRARY ieee; entity LAUFLICHT is port (CLK, RSET, SET, TGL_SER: in bit; PAR_IN: in bit_vector (7 downto 0); -- Eingabe-Vektor PAR_OUT: out bit_vector (7 downto 0)); -- Ausgabe-Vektor end LAUFLICHT; architecture ROTATION of LAUFLICHT is signal TEMP: bit_vector (7 downto 0); signal TEMP_SER: bit; begin -- CLK -> Takt, RSET -> RESET -- SET -> Setzen mit Eingabe-Vektor -- TGL_SER -> ser. toggeln SH1:process(CLK, SET, RSET) begin if RSET = '1' then TEMP <= " "; elsif SET = '1' then TEMP <= PAR_IN; elsif CLK = '1' and CLK'event then TEMP(7) <= TEMP(6); TEMP(6) <= TEMP(5); TEMP(5) <= TEMP(4); TEMP(4) <= TEMP(3); TEMP(3) <= TEMP(2); TEMP(2) <= TEMP(1); TEMP(1) <= TEMP(0); TEMP(0) <= TEMP_SER; end if; end process SH1; PAR_OUT <= TEMP; TEMP_SER <= TEMP(7) xor TGL_SER; -- Shiften und Setzen -- Rücksetzen der Ausgänge -- Setzen der Ausgänge -- 1x Shiften -- Rückführung toggeln end ROTATION; 7

8 4.2 Ausschnitt aus der Datei 'lauflicht.rpt'.. Completed Successfully PLD Compiler Software: PLA2JED.EXE 31/03/2000 [v4.02 ] 6.2 IR 27 DESIGN RULE CHECK (11:37:59) Messages: Error: Asynchronous Preset equation not allowed for par_out(7). Error: Logic equation for signal par_out(6).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(6). Error: Logic equation for signal par_out(5).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(5). Error: Logic equation for signal par_out(4).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(4). Error: Logic equation for signal par_out(3).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(3). Error: Logic equation for signal par_out(2).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(2). Error: Logic equation for signal par_out(1).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(1). Error: Logic equation for signal par_out(0).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(0). Summary: Error Count = 15 Warning Count = 0 Errors Detected. 8