Computergestützter IC- Entwurf

Save this PDF as:
 WORD  PNG  TXT  JPG

Größe: px
Ab Seite anzeigen:

Download "Computergestützter IC- Entwurf"

Transkript

1 FHTW Berlin Fachbereich 1 Technische Informatik, D5TI Computergestützter IC- Entwurf Simulation eines Lauflichts Übungs- Beleg Abgabetermin: ,

2 Inhaltsverzeichnis 1 Einleitung Versuchsdurchführung Spezifikation des Lauflichts Aufbau mit diskreten Schaltkreisen Realisierung in VHDL Kompilierung und Simulation Synthese Versuchsauswertung Anhang Datei 'lauflicht.vhd' Ausschnitt aus der Datei 'lauflicht.rpt'

3 1 Einleitung Zur Entwicklung spezieller Schaltkreise wird vermehrt auf sogenannte Hardware- Beschreibungssprachen gesetzt. Dazu zählt auch VHDL. In diesem Beleg wird der Aufbau eines 8-Kanal-Lauflichts zunächst mit diskreten Schaltkreisen und anschließend mit einem SPLD demonstriert. 2 Versuchsdurchführung 2.1 Spezifikation des Lauflichts Dem zu entwickelnden Lauflicht wurden folgende Parameter mitgegeben - 8 Kanäle - Reset aller Kanäle - paralleles Setzen aller Kanäle - serielles Setzen. Die Realisierung erfolgt über Schieberegister. Dabei wird das Signal von Kanal 8 als Eingang für Kanal 1 zurückgeführt (seriell). Das Lauflicht wird nur für eine Laufrichtung aufgebaut. Das parallele Setzen und Reset der Kanäle erfolgen asynchron. Das serielle Setzen erfolgt über die Beinflussung der Rückführung, die entweder invertiert oder nicht invertiert an den seriellen Eingang des Schieberegisters geführt wird. Die Übernahme der Daten erfolgt taktflankengesteuert. 3

4 2.2 Aufbau mit diskreten Schaltkreisen Für den Aufbau mit diskreten Schaltkreisen wurden zwei 4-Bit-Schieberegister 74xx195 verwendet. Sie verfügen über einen Reset und die Möglichkeit parallel und seriell gesetzt zu werden. Für die Simulation wurde mit dem Programm 'Multisim' die Schaltung in Abbildung 1 entworfen und getestet. Abb. 1 Aufbau mit diskreten Schaltkreisen Das Schieben erfolgt in der Frequenz des Taktes. Der letzte Ausgang (QD) des ersten Schieberegisters ist Eingang für das zweite. Die Rückführung zum Eingang des ersten Schiebregisters erfolgt wahlweise über QD oder QDnegiert. Die Auswahl erfolgt über den Toggle-Taster. Damit wird die serielle Beinflussung realisiert. Über den Reset- Taster ist jederzeit asynchron das Setzen aller Kanäle auf '0' möglich. Mit den Programmierschaltern 'Parallel-In' wird das Muster für das parallele Setzen der Kanäle eingestellt. Die Übernahme erfolgt mit dem Set-Taster. 4

5 2.3 Realisierung in VHDL Zur Realisierung wurde ein Prozess verwendet, da sich nur darin mit vertretbarem Aufwand sequentielle Abläufe ausführen lassen. Die Funktion ist identisch wie in Kompilierung und Simulation Zur Kompilierung und Simulation wurde das Programm 'Orcad Express' verwendet. Der Quellkode zum Programm befindet sich in der Datei 'lauflicht.vhd'. Die Simulation erfolgt über den in 'Orcad' intergierten Simulator. Damit können den Eingangssignalen mittels Stimulus Werte zugewiesen werden und das Resultat ist als Listing und Wave-Form (Abb.2) überprüfbar. Abb. 2 Wave- Form- Simulation der Datei lauflicht.vhd 5

6 2.3.2 Synthese Zur Synthese, dem Brennen eines SPLD, wurde das Programm 'Cypress Warp' verwendet. Die Vorgabe war ein SPLD vom Typ 22v10. Nach dem Brennen sollte der Entwurf praktisch getestet werden. Zum Synthetisieren wurde die Datei 'lauflicht.vhd' nochmals kompiliert und optimiert. Anschließend versuchte 'Warp' das Programm im Chip unterzubringen. Das Resultat ist ein Gerber-File mit dem der SPLD gebrannt werden kann. Leider war 'Warp' nicht in der Lage das Programm für diesen Chip zu 'fitten'. Die Fehlermeldung ist Bestandteil der Datei 'lauflicht.rpt'. Erst mit erheblich größeren und komplexeren PLD war eine Synthese möglich. Da diese allerdings nicht verfügbar waren, sind sie nicht Bestandteil diese Belegs. 3 Versuchsauswertung Es zeigte sich, daß durch die Hardwarebeschreibungssprache relativ wenig Aufwand zur Entwickliung spezieller Funktionaltäten nötig sein kann. Auch kann durch das Zusammenfassen spezieller Aufgaben in einem Chip erheblich zur Vereinfachung von Platinen-Layouts beitragen. Allerdings muß darauf geachtet werden, daß die zur Verwendung kommenden Chips alle benötigten Funktionen unterstützen und genügend "Platz" haben. 6

7 4 Anhang 4.1 Datei 'lauflicht.vhd' LIBRARY ieee; entity LAUFLICHT is port (CLK, RSET, SET, TGL_SER: in bit; PAR_IN: in bit_vector (7 downto 0); -- Eingabe-Vektor PAR_OUT: out bit_vector (7 downto 0)); -- Ausgabe-Vektor end LAUFLICHT; architecture ROTATION of LAUFLICHT is signal TEMP: bit_vector (7 downto 0); signal TEMP_SER: bit; begin -- CLK -> Takt, RSET -> RESET -- SET -> Setzen mit Eingabe-Vektor -- TGL_SER -> ser. toggeln SH1:process(CLK, SET, RSET) begin if RSET = '1' then TEMP <= " "; elsif SET = '1' then TEMP <= PAR_IN; elsif CLK = '1' and CLK'event then TEMP(7) <= TEMP(6); TEMP(6) <= TEMP(5); TEMP(5) <= TEMP(4); TEMP(4) <= TEMP(3); TEMP(3) <= TEMP(2); TEMP(2) <= TEMP(1); TEMP(1) <= TEMP(0); TEMP(0) <= TEMP_SER; end if; end process SH1; PAR_OUT <= TEMP; TEMP_SER <= TEMP(7) xor TGL_SER; -- Shiften und Setzen -- Rücksetzen der Ausgänge -- Setzen der Ausgänge -- 1x Shiften -- Rückführung toggeln end ROTATION; 7

8 4.2 Ausschnitt aus der Datei 'lauflicht.rpt'.. Completed Successfully PLD Compiler Software: PLA2JED.EXE 31/03/2000 [v4.02 ] 6.2 IR 27 DESIGN RULE CHECK (11:37:59) Messages: Error: Asynchronous Preset equation not allowed for par_out(7). Error: Logic equation for signal par_out(6).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(6). Error: Logic equation for signal par_out(5).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(5). Error: Logic equation for signal par_out(4).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(4). Error: Logic equation for signal par_out(3).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(3). Error: Logic equation for signal par_out(2).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(2). Error: Logic equation for signal par_out(1).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(1). Error: Logic equation for signal par_out(0).ar is redefining a banked Error: Asynchronous Preset equation not allowed for par_out(0). Summary: Error Count = 15 Warning Count = 0 Errors Detected. 8

Übungen zu Architektur Eingebetteter Systeme. Teil 1: Grundlagen. Blatt 5 1.1: VHDL 28./29.05.2009

Übungen zu Architektur Eingebetteter Systeme. Teil 1: Grundlagen. Blatt 5 1.1: VHDL 28./29.05.2009 Übungen zu Architektur Eingebetteter Systeme Blatt 5 28./29.05.2009 Teil 1: Grundlagen 1.1: VHDL Bei der Erstellung Ihres Softcore-Prozessors mit Hilfe des SOPC Builder hatten Sie bereits erste Erfahrungen

Mehr

3. Prozesse in VHDL 1

3. Prozesse in VHDL 1 3. Prozesse in VHDL 1 entity VOLLADDIERER is port( A, B, CIN: in std_logic; S, COUT: out std_logic; end VOLLADDIERER; architecture VERHALTEN of VOLLADDIERER is VA: process(a, B, CIN) variable TEMP_IN:

Mehr

FPGA: Pseudo Random Generator (PRNG) von Prof. Dr.-Ing. Dirk Rabe

FPGA: Pseudo Random Generator (PRNG) von Prof. Dr.-Ing. Dirk Rabe Praktikum Digitaltechnik FPGA: Pseudo Random Generator (PRNG) von Prof. Dr.-Ing. Dirk Rabe Gruppe: Teilnehmer: Vortestat: Testat: Benutzte Geräte: 1 1 Einleitung und Überblick 1 Einleitung und Überblick

Mehr

Einführung in VHDL. Dipl.-Ing. Franz Wolf

Einführung in VHDL. Dipl.-Ing. Franz Wolf Einführung in VHDL Literatur Digital Design and Modeling with VHDL and Synthesis Kou-Chuan Chang Wiley-IEEE Computer Society Press ISBN 0818677163 Rechnergestützter Entwurf digitaler Schaltungen Günter

Mehr

16 Latches und Flipflops (Bistabile Kippstufen)

16 Latches und Flipflops (Bistabile Kippstufen) 6 Latches und Flipflops (Bistabile Kippstufen) Latches und Flipflops dienen als Speicherelemente in sequentiellen Schaltungen. Latches werden durch Pegel gesteuert (Zustandssteuerung). Bei der VHDL-Synthese

Mehr

Teil 1: Digitale Logik

Teil 1: Digitale Logik Teil 1: Digitale Logik Inhalt: Boolesche Algebra kombinatorische Logik sequentielle Logik kurzer Exkurs technologische Grundlagen programmierbare logische Bausteine 1 Tri-State Ausgangslogik Ausgang eines

Mehr

Wintersemester 2001/2002. Hardwarepraktikum. Versuch 4: Sequentielle Systeme 1. - Toralf Zemlin - Swen Steinmann - Sebastian Neubert

Wintersemester 2001/2002. Hardwarepraktikum. Versuch 4: Sequentielle Systeme 1. - Toralf Zemlin - Swen Steinmann - Sebastian Neubert Hardwarepraktikum Wintersemester 2001/2002 Versuch 4: Sequentielle Systeme 1 - Toralf Zemlin - Swen Steinmann - Sebastian Neubert Aufgabenstellung: 2.1. Untersuchen Sie theoretisch und praktisch die Wirkungsweise

Mehr

Schritt 1 : Das Projekt erstellen und programmieren des Zählers

Schritt 1 : Das Projekt erstellen und programmieren des Zählers Implementieren eines Mini-Testprogramms Ziel soll es sein ein kleines VHDL Projekt zu erstellen, eine entsprechende Testbench zu schreiben, dass Projekt zu synthetisieren und auf dem FPGA- Testboard zu

Mehr

VHDL Einleitung. Dr.-Ing. Volkmar Sieh. Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2010

VHDL Einleitung. Dr.-Ing. Volkmar Sieh. Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2010 VHDL Einleitung Dr.-Ing. Volkmar Sieh Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2010 VHDL Einleitung 1/17 2010-04-14 Inhalt Entwurfsebenen und -sichten

Mehr

Speicherung digitaler Signale

Speicherung digitaler Signale Speicherung digitaler Signale von Fabian K. Grundlagen Flipflops Bisher: Schaltungen ohne Speichermöglichkeit Jetzt: Speichermöglichkeit durch Flipflops Flipflops Grundlagen Flipflops Was sind Flipflops?

Mehr

Einführung in VHDL (2)

Einführung in VHDL (2) Einführung in VHDL Digitale Systeme haben immer größere Bedeutung erlangt. Komplexität wurde dabei immer größer, sodass die Entwicklung digitaler Systeme zu weiten Teilen nur noch mit Computerunterstützung

Mehr

Übungsblatt 8 Lösungen:

Übungsblatt 8 Lösungen: Übungsblatt 8 Lösungen: Aufgabe 71: VHDL Halbaddierer Schnittstellenbeschreibung und Modellbeschreibung(Verhaltensmodell) eines Halbaddierers: ENTITY halbaddierer IS GENERIC (delay: TIME := 10 ns); PORT

Mehr

VHDL Verhaltensmodellierung

VHDL Verhaltensmodellierung VHDL Verhaltensmodellierung Dr.-Ing. Volkmar Sieh Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2013 VHDL Verhaltensmodellierung 1/18 2013-01-11 Inhalt

Mehr

Getaktete Schaltungen

Getaktete Schaltungen Getaktete Schaltung DST SS23 - Flipflops und getaktete Schaltung P. Fischer, TI, Uni Mannheim, Seite Sequtielle Logik Zum Speichern des Zustands eines Systems sind Speicherelemte notwdig Abhängig vom Zustand

Mehr

Architecture Body Funktionale Beschreibung einer "Design Entity" - * beschreibt die Funktion auf Verhaltens-, Struktur- oder Datenfluss-Ebene

Architecture Body Funktionale Beschreibung einer Design Entity - * beschreibt die Funktion auf Verhaltens-, Struktur- oder Datenfluss-Ebene 5.3.1 VHDL-Beschreibung Device A Design Entity A Entity Declaration Interface Delclaration Architecture Body Functional Definition Entity Declaration - Abstraktions eines Designs * repräsentiert ein komplettes

Mehr

Praktikum Digitaltechnik

Praktikum Digitaltechnik dig Datum : 1.06.2009 A) Vorbereitungsaufgaben 1) Was unterscheidet sequentielle und kombinatorische Schaltungen? Kombinatorische ~ Sequentielle ~ Ausgänge sind nur vom Zustand der Eingangsgrößen abhängig

Mehr

1 Hardwareentwurf. 1.1 Grundlagen

1 Hardwareentwurf. 1.1 Grundlagen 1 Hardwareentwurf 1.1 Grundlagen POSITIVE natürliche Zahlen N NATURAL N 0 INTEGER ganze Zahlen Z REAL reelle Zahlen R BOOLEAN (true, false), (low, high) BIT ( 0, 1 ) CHARACTER (..., A, B,..., a, b,...,

Mehr

Übersicht. Prof. Dr. B. Lang, HS Osnabrück Konstruktion digitaler Komponenten, 3. Hierarchischer und generischer VHDL-Entwurf - 1 -

Übersicht. Prof. Dr. B. Lang, HS Osnabrück Konstruktion digitaler Komponenten, 3. Hierarchischer und generischer VHDL-Entwurf - 1 - Übersicht 1. Einführung 2. VHDL-Vertiefung 3. Hierarchischer und generischer VHDL-Entwurf 4. Grundstrukturen digitaler Schaltungen 5. Zielarchitekturen 6. Synthese 7. Soft-Prozessoren 8. Ausgewählte Beispiele

Mehr

Einstellige binäre Addierschaltung (Addierer)

Einstellige binäre Addierschaltung (Addierer) VHDL Addierer 1 Einstellige binäre Addierschaltung (Addierer) Schnittstelle: Ports mit Modus IN bzw. OUT Signale Funktionsnetz: Ports, Funktionsblöcke, Verbindungen Signale für Ports und Verbindungen VHDL

Mehr

Simulation von in VHDL beschriebenen Systemen

Simulation von in VHDL beschriebenen Systemen Simulation von in VHDL beschriebenen Systemen Prof. Dr. Paul Molitor Institut für Informatik Martin-Luther-Universität Halle Aufbau der Lehrveranstaltung Literaturangaben Allgemeines zum Entwurf digitaler

Mehr

VHDL Verhaltensmodellierung

VHDL Verhaltensmodellierung VHDL Verhaltensmodellierung Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2008/2009 VHDL Verhaltensmodellierung 1/26 2008-10-20

Mehr

Eine blinkende LED mit Xilinx ISE 13: das Hello World! der Hardware.

Eine blinkende LED mit Xilinx ISE 13: das Hello World! der Hardware. Tutorial Xilinx ISE13 Lothar Miller 12/2011 Seite 1 Eine blinkende LED mit Xilinx ISE 13: das Hello World! der Hardware. Das hier ist eine Schritt-für-Schritt Anleitung, in der gezeigt wird, wie mit Xilinx

Mehr

<ruske.s@web.de> Oliver Liebold. NAND (negierte Undverknüpfung) L L H L H H H L H H H L

<ruske.s@web.de> Oliver Liebold. NAND (negierte Undverknüpfung) L L H L H H H L H H H L Elektronische Grundlagen Versuch E7, Grundelemente der Digitaltechnik Praktikumsgruppe IngIF, 04. Juni 2003 Stefan Schumacher Sandra Ruske Oliver Liebold

Mehr

Grundlagen der Technischen Informatik / Digitaltechnik (GTI/DT)

Grundlagen der Technischen Informatik / Digitaltechnik (GTI/DT) Klausur zur Vorlesung Grundlagen der Technischen Informatik / Digitaltechnik (GTI/DT) Prof. Marco Platzner Fachgebiet Technische Informatik Universität Paderborn 03.04.2009 Die Bearbeitungsdauer beträgt

Mehr

N. Schmiedel, J. Brass, M. Schubert VHDL Formelsammlung FH Regensburg, 01.12.2008. VHDL Formelsammlung

N. Schmiedel, J. Brass, M. Schubert VHDL Formelsammlung FH Regensburg, 01.12.2008. VHDL Formelsammlung VHDL Formelsammlung INHALTSVERZEICHNIS: 1 DATENOBJEKTE 2 1.1 SIGNAL: 2 1.2 VARIABLE: 2 1.3 CONSTANT 2 2 DATENTYPEN 2 2.1 selbstdefinierte Aufzähltypen (Deklaration) 3 2.2 Physikalische Datentypen 3 2.3

Mehr

1 Anmerkungen zur Entwicklung von GALs mit LOG/iC

1 Anmerkungen zur Entwicklung von GALs mit LOG/iC 1 Anmerkungen zur Entwicklung von GALs mit LOG/iC 1.1 Generic Array Logic (GAL) - Prinzip Ein GAL (Generic Array Logic) stellt ein (wieder)programmierbares UND- Array mit einem festen ODER Array dar. Zusätzlich

Mehr

2.5.2 Prinzipieller Aufbau eines Boundary-Scan-fähigen Bausteins. 2.5 Boundary Scan (JTAG)

2.5.2 Prinzipieller Aufbau eines Boundary-Scan-fähigen Bausteins. 2.5 Boundary Scan (JTAG) 2.5 Boundary Scan (JTAG) JTAG = Joint Test Action Group (für Boundary Scan verantwortliches Gremium) 2.5.2 Prinzipieller Aufbau eines Boundary-Scan-fähigen Bausteins Boundary-Scan-Zelle 2.5. Überblick

Mehr

Eine elektronische Schaltung von der Idee bis zum Einbau am Experiment

Eine elektronische Schaltung von der Idee bis zum Einbau am Experiment Eine elektronische Schaltung von der Idee bis zum Einbau am Experiment H. Leich: Einführung Schaltungsentwicklung Layout-Bearbeitung W. Philipp Technologische Umsetzung 6/14/2005 Technical seminar June

Mehr

Hardwarepraktikum WS05/06

Hardwarepraktikum WS05/06 Hardwarepraktikum WS5/6 Sven Eckelmann 2..26 Inhaltsverzeichnis Versuch Komb. NANDNANDRealisierung.......................2 NORNORRealisierung.........................3 Schaltung................................

Mehr

Technische Grundlagen der Informatik Kapitel 5. Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt

Technische Grundlagen der Informatik Kapitel 5. Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt Technische Grundlagen der Informatik Kapitel 5 Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt Kapitel 5: Themen Speicherarchitekturen RAM-, ROM-Speicher Flash-Speicher Logikimplementierung

Mehr

Klausur zur Vorlesung

Klausur zur Vorlesung Prof. Dr. Franz J. Rammig Paderborn, 2..2001 C. Böke Klausur zur Vorlesung "Grundlagen der technischen Informatik" und "Grundlagen der Rechnerarchitektur" Sommersemester 2001 1. Teil: GTI Der erste Teil

Mehr

Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform

Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform Prof. Dr.-.-Ing.. Frank Kesel Fachhochschule Pforzheim Übersicht Vom Algorithmus zum Chip High-Level Synthese Anwendungsbeispiel

Mehr

Logik mit Gedächtnis : Sequentielle Logik

Logik mit Gedächtnis : Sequentielle Logik Logik mit Gedächtnis : Sequentielle Logik Schaltwerke Grundkomponenten zur Informationspeicherung: Flip-Flops Typische Schaltwerke Entwurf eines Schaltwerks Wintersemester 12/13 1 asynchrone und synchrone

Mehr

Elektronikpraktikum - SS 2014 H. Merkel, D. Becker, S. Bleser, M. Steinen Gebäude 02-413 (Anfängerpraktikum) 1. Stock, Raum 430

Elektronikpraktikum - SS 2014 H. Merkel, D. Becker, S. Bleser, M. Steinen Gebäude 02-413 (Anfängerpraktikum) 1. Stock, Raum 430 Elektronikpraktikum - SS 24 H. Merkel, D. Becker, S. Bleser, M. Steinen Gebäude 2-43 (Anfängerpraktikum). Stock, Raum 43 Serie 7: Digitale Schaltungen./.7.24 I. Ziel der Versuche Verständnis für Entwurf

Mehr

Der Design- und Verifizierungsprozess von elektronischen Schaltungen. Y Diagramm

Der Design- und Verifizierungsprozess von elektronischen Schaltungen. Y Diagramm Der Design- und Verifizierungsprozess von elektronischen Schaltungen Y Diagramm Verhaltens Beschreibung Struktur Beschreibung z.b. Vout =Vin/2 Analog: Teiler Digital: Schieberegister Widerstand oder Mosfet

Mehr

HaPra 2007 - Versuchsreihe 4 - Aufbau eines Volladdierers. Aufbau eines Volladdierers mit diskreten Bausteinen

HaPra 2007 - Versuchsreihe 4 - Aufbau eines Volladdierers. Aufbau eines Volladdierers mit diskreten Bausteinen HaPra 2007 - Versuchsreihe 4 - Aufbau eines Volladdierers Versuchsreihe 4 Aufbau eines Volladdierers Aufbau eines Volladdierers Aufbau eines Volladdierers mit diskreten Bausteinen Aufbau eines Volladdierers

Mehr

Grundlagen der Informatik 2. Grundlagen der Digitaltechnik. 5. Digitale Speicherbausteine

Grundlagen der Informatik 2. Grundlagen der Digitaltechnik. 5. Digitale Speicherbausteine Grundlagen der Informatik 2 Grundlagen der Digitaltechnik 5. Digitale Speicherbausteine Prof. Dr.-Ing. Jürgen Teich Dr.-Ing. Christian Haubelt Lehrstuhl für Hardware-Software Software-Co-Design Grundlagen

Mehr

Sequenzielle Schaltungen (1)

Sequenzielle Schaltungen (1) Sequenzielle Schaltungen () Sequenzielle Schaltung: Schaltung, deren Ausgänge sowohl von den momentan anliegenden als auch von früheren Eingangsbelegungen abhängen. Wesentliche Elemente einer CPU wie Register,

Mehr

Sequentielle Logik. Einführung in die Technische Informatik Falko Dressler, Stefan Podlipnig Universität Innsbruck

Sequentielle Logik. Einführung in die Technische Informatik Falko Dressler, Stefan Podlipnig Universität Innsbruck Sequentielle Logik Einführung in die Technische Informatik Falko Dressler, Stefan Podlipnig Universität Innsbruck Übersicht Schaltwerke Flip-Flops Entwurf eines Schaltwerks Zähler Realisierung Sequentielle

Mehr

Technische Grundlagen der Informatik Kapitel 3. Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt

Technische Grundlagen der Informatik Kapitel 3. Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt Technische Grundlagen der Informatik Kapitel 3 Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt Kapitel 3: Themen Hardware-Beschreibungssprachen Syntax von VHDL Simulation Synthese Testrahmen

Mehr

1 Grundlagen von VHDL

1 Grundlagen von VHDL TI 2 - Zusammenfassung 1 1 Grundlagen von VHDL entity Die entity deklariert die externe Schnittstelle. Es werden die elektrischen Signale (PORTS) und die zahlenmäßigen (GENERICS) Signale beschrieben. Jeder

Mehr

Angewandte Physik II: Elektronik

Angewandte Physik II: Elektronik Elektronik für Physiker Prof. Brunner SS 26 Angewandte Physik II: Elektronik 9. Schaltwerke. Monostabile Kippschaltung: Univibrator 2. Astabile Kippschaltung: Multivibrator 3. Bistabile Kippschaltung:

Mehr

Schaltwerke Schaltwerk

Schaltwerke Schaltwerk Schaltwerke Bisher habe wir uns nur mit Schaltnetzen befasst, also Schaltungen aus Gattern, die die Ausgaben als eine Funktion der Eingaben unmittelbar (durch Schaltvorgänge) berechnen. Diese Schaltnetze

Mehr

Tutorial zur MAX+PLUS II Baseline Software von Altera

Tutorial zur MAX+PLUS II Baseline Software von Altera Tutorial zur MAX+PLUS II Baseline Software von Altera Im vorliegenden Tutorial werden Sie anhand des Entwurfes eines Halbaddierers die wichtigsten Funktionen und Befehle der MAX+PLUS II Baseline Software,

Mehr

Martin V. Künzli Marcel Meli. Vom Gatter zu VHDL. Eine Einführung in die Digitaltechnik. : iasms!wil5i-8sb*l!f. 3. Auflage. zh aw

Martin V. Künzli Marcel Meli. Vom Gatter zu VHDL. Eine Einführung in die Digitaltechnik. : iasms!wil5i-8sb*l!f. 3. Auflage. zh aw Martin V. Künzli Marcel Meli Vom Gatter zu VHDL Eine Einführung in die Digitaltechnik : iasms!wil5i-8sb*l!f 3. Auflage zh aw Inhaltsverzeichnis 1. Begriffe und Definitionen 1 1.1 Logische Zustände 1 1.2

Mehr

IHS2 Praktikum. Zusatzfolien. Integrated HW/SW Systems Group. IHS2 Praktikum Zusatzfolien 2012 Self-Organization 20 April 2012 1

IHS2 Praktikum. Zusatzfolien. Integrated HW/SW Systems Group. IHS2 Praktikum Zusatzfolien 2012 Self-Organization 20 April 2012 1 IHS2 Praktikum Zusatzfolien Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel 2012 Self-Organization 20 April 2012 1 Projektaufgabe des Seminars Grafische Bildausgabe an einem Monitor Erzeugen der Steuersignale

Mehr

Grundlagen der Rechnerarchitektur

Grundlagen der Rechnerarchitektur Grundlagen der Rechnerarchitektur [CS3100.010] Wintersemester 2014/15 Heiko Falk Institut für Eingebettete Systeme/Echtzeitsysteme Ingenieurwissenschaften und Informatik Universität Ulm Kapitel 5 Rechnerarithmetik

Mehr

RS-Flip Flop, D-Flip Flop, J-K-Flip Flop, Zählschaltungen

RS-Flip Flop, D-Flip Flop, J-K-Flip Flop, Zählschaltungen Elektronik Praktikum / Digitaler Teil Name: Jens Wiechula, Philipp Fischer Leitung: Prof. Dr. U. Lynen Protokoll: Philipp Fischer Versuch: 3 Datum: 24.06.01 RS-Flip Flop, D-Flip Flop, J-K-Flip Flop, Zählschaltungen

Mehr

Tietze, Schenk: Halbleiterschaltungstechnik (Kap. 10) Keller / Paul: Hardwaredesign (Kap. 5) L. Borucki: Digitaltechnik (Kap.

Tietze, Schenk: Halbleiterschaltungstechnik (Kap. 10) Keller / Paul: Hardwaredesign (Kap. 5) L. Borucki: Digitaltechnik (Kap. 6 Versuch Nr. 5 6.1 Anmerkungen zum Versuch Nr. 5 In den bisherigen Versuchen haben Sie sich mit kombinatorischen Schaltkreisen beschäftigt, in denen die Ausgänge bisher nicht auf die Eingänge zurückgeführt

Mehr

10 Übungsaufgaben mit Lösungen

10 Übungsaufgaben mit Lösungen Übungsaufgaben mit Lösungen Zu den einzelnen Kapiteln sind zahlreiche Übungsaufgaben mit ausführlichen Musterlösungen angegeben. Der Leser soll möglichst die Aufgaben selbständig lösen und anschließend

Mehr

Q R. reset (R) set (S) unzulässig! Unkontrollierte Rückkopplung von Gatterausgängen auf Gattereingänge führt zu logisch "inkonsistentem" Verhalten!

Q R. reset (R) set (S) unzulässig! Unkontrollierte Rückkopplung von Gatterausgängen auf Gattereingänge führt zu logisch inkonsistentem Verhalten! Schaltwerke Schaltwerke 22 Prof. Dr. Rainer Manthey Informatik II Schaltwerke: Übersicht generelles Problem grösserer Schaltnetze: Länge der Laufzeiten wird relevant Notwendigkeit der Zwischenspeicherung

Mehr

Sequenzielle Schaltwerke

Sequenzielle Schaltwerke Informationstechnisches Gymnasium Leutkirch Sequenzielle Schaltwerke Informationstechnik (IT) Gemäß Bildungsplan für das berufliche Gymnasium der dreijährigen Aufbauform an der Geschwister-Scholl-Schule

Mehr

Wie in der Skizze zu sehen ist, bleibt die Periodendauer / Frequenz konstant und nur die Pulsweite ändert sich.

Wie in der Skizze zu sehen ist, bleibt die Periodendauer / Frequenz konstant und nur die Pulsweite ändert sich. Kapitel 2 Pulsweitenmodulation Die sogenannte Pulsweitenmodulation (kurz PWM) ist ein Rechtecksignal mit konstanter Periodendauer, das zwischen zwei verschiedenen Spannungspegeln oszilliert. Prinzipiell

Mehr

Flip Flops allgemein - Digitale Signalspeicher

Flip Flops allgemein - Digitale Signalspeicher INFORMATION: Flip Flops allgemein - Digitale Signalspeicher Jede elektronische Schaltung, die zwei stabile elektrische Zustände hat und durch entsprechende Eingangssignale von einem Zustand in einen anderen

Mehr

Schaltungen Jörg Roth 197

Schaltungen Jörg Roth 197 Schaltungen Jörg Roth 197 2.2.2 Flipflops Flipsflops sind einfache rückgekoppelte Schaltungen, die jeweils ein einzelnes Bit speichern können. Es gibt verschiedene Typen, die sich im "Komfort" der Ansteuerung

Mehr

Systembeschreibung und Entwurf

Systembeschreibung und Entwurf Systembeschreibung und Entwurf Systemspezifikation mit Hardwarebeschreibungssprachen Bernhard Hoppe Thomas Schumann Hochschule Darmstadt University of Applied Sciences Inhaltsverzeichnis Inhaltsverzeichnis

Mehr

INFORMATIONEN ZUR AUSBILDUNGSPRAXIS AUS MODELLVERSUCHEN

INFORMATIONEN ZUR AUSBILDUNGSPRAXIS AUS MODELLVERSUCHEN Bundesinstitut für Berufsbildung INFORMATIONEN ZUR AUSBILDUNGSPRAXIS AUS MODELLVERSUCHEN Institut für Mikroelektronik Stuttgart Elektro- Technologiezentrum Stuttgart Berufliche Bildungsstätte Tuttlingen

Mehr

Technische Informatik Basispraktikum Sommersemester 2001

Technische Informatik Basispraktikum Sommersemester 2001 Technische Informatik Basispraktikum Sommersemester 2001 Protokoll zum Versuchstag 4 Datum: 21.6.2001 Gruppe: David Eißler/ Autor: Verwendete Messgeräte: - digitales Experimentierboard (EB6) - Netzgerät

Mehr

PROJEKT WÜRFEL. von Vincent Bootz, Christoph Beigel, Matthias Ackermann. Projekt Würfel WS2002/03

PROJEKT WÜRFEL. von Vincent Bootz, Christoph Beigel, Matthias Ackermann. Projekt Würfel WS2002/03 WS2002/03 PROJEKT WÜRFEL von Vincent Bootz, Christoph Beigel, Matthias Ackermann Übersicht Übersicht 1. Spezifikation 2. Designflow 3. Architektur 4. Zufallszahlen mit LFSR 5. Synchronisationsschaltung

Mehr

Microcontroller Programmierung. Ein PDV-Vertiefungsprojekt von: Chr. Schulz, P. Simon und D. Stein Sommersemester 2005 Version 1.0

Microcontroller Programmierung. Ein PDV-Vertiefungsprojekt von: Chr. Schulz, P. Simon und D. Stein Sommersemester 2005 Version 1.0 Microcontroller Programmierung Ein PDV-Vertiefungsprojekt von: Chr. Schulz, P. Simon und D. Stein Sommersemester 2005 Version 1.0 Inhalt Einführung Die Hardware Die Schaltlogik Implementierung der Steuerung

Mehr

Versuch 3: Sequenzielle Logik

Versuch 3: Sequenzielle Logik Versuch 3: Sequenzielle Logik Versuchsvorbereitung 1. (2 Punkte) Unterschied zwischen Flipflop und Latch: Ein Latch ist transparent für einen bestimmten Zustand des Taktsignals: Jeder Datensignalwechsel

Mehr

PROJEKT WÜRFEL. von Vincent Bootz, Christoph Beigel, Matthias Ackermann. Projekt Würfel WS2002/03

PROJEKT WÜRFEL. von Vincent Bootz, Christoph Beigel, Matthias Ackermann. Projekt Würfel WS2002/03 WS2002/03 PROJEKT WÜRFEL von Vincent Bootz, Christoph Beigel, Matthias Ackermann Übersicht Übersicht 1. Spezifikation 2. Designflow 3. Architektur 4. Zufallszahlen mit LFSR 5. Synchronisationsschaltung

Mehr

Hardware/Software Co-Design

Hardware/Software Co-Design Hardware/Software Co-Design Kapitel : Logiksynthese und VHDL-Einführung Mario Schölzel Geschichte von VHDL VHDL = VHSIC Hardware Description Language VHSIC = Very-High Speed Integrated Circuits Entwickelt

Mehr

Übungsaufgaben mit Lösungen zur 6. Auflage

Übungsaufgaben mit Lösungen zur 6. Auflage Übungsaufgaben mit Lösungen Übungsaufgaben mit Lösungen zur 6. uflage Zu den einzelnen Kapiteln sind Übungsaufgaben angegeben. Einige enthalten die Lösung in Kurzform. Sie finden die ausführlichen Musterlösungen

Mehr

Asynchrone Schaltungen

Asynchrone Schaltungen Asynchrone Schaltungen Dr.-Ing. Volkmar Sieh Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2013 Asynchrone Schaltungen 1/25 2013/07/18 Asynchrone Schaltungen

Mehr

Welches ist die Zustandscodierung mit der schnellsten und/oder kostengünstigsten Lösung?

Welches ist die Zustandscodierung mit der schnellsten und/oder kostengünstigsten Lösung? 6 Zustandscodierung Bisher sind Zustandscodierungen ohne weitere Diskussion van alternativen und deren Auswirkung auf den Entwurf genutzt worden. In einem Automaten mit den vier Zuständen S0, S1, S2, S3,

Mehr

VHDL Post-Route Simulation mit XILINX-FPGA s

VHDL Post-Route Simulation mit XILINX-FPGA s Dipl.-Ing. T. Wurlitzer (a3url@et.htk-leipzig.de) Prof. Dr.-Ing. habil. W. Reinhold (reinhold@et.htk-leipzig.de) VHDL Post-Route Simulation mit XILINX-FPGA s I. VHDL als Hardarebeschreibungssprache ist

Mehr

Qualitätsorientierter System Entwurf

Qualitätsorientierter System Entwurf Prof. Dr. Görschwin Fey, fey@informatik.uni-bremen.de, MZH 3070 Jan Malburg M. Sc., malburg@informatik.uni-bremen.de, MZH 3050 Programmieraufgaben Qualitätsorientierter System Entwurf Die Zulassung zum

Mehr

Vorbereitung zum Versuch

Vorbereitung zum Versuch Vorbereitung zum Versuch Schaltlogik Armin Burgmeier (1347488) Gruppe 15 6. Januar 2008 1 Gatter aus diskreten Bauelementen Es sollen logische Bausteine (Gatter) aus bekannten, elektrischen Bauteilen aufgebaut

Mehr

Humboldt-Universität zu Berlin Institut für Physik. 1. Einführung. Seite 1 von 9. Versuch 8 Digitale Logik

Humboldt-Universität zu Berlin Institut für Physik. 1. Einführung. Seite 1 von 9. Versuch 8 Digitale Logik Humboldt-Universität zu Berlin Institut für Physik 1. Einführung Versuch 8 Digitale Logik Im Unterschied zu analogen oder linearen Schaltungen sind logische Schaltungen zur Übertragung zweier bestimmter

Mehr

Crashkurs VHDL FH München, FB 06

Crashkurs VHDL FH München, FB 06 Crashkurs VHDL FH München, FB 06 1 Einleitung... 2 2 Signale, Typen und Vektoren... 3 2.1 Konventionen in VHDL... 4 2.1.1 Namensregeln... 4 2.1.2 Kommentare... 4 2.1.3 Zuweisungen... 4 2.2 Typologie...

Mehr

Wozu Verifikation? Der Entwurf eines 1 million gate ASIC benötigt ca. 2000 Mann Tage Quality Assurance benötigt 50% der Zeit/des Geldes

Wozu Verifikation? Der Entwurf eines 1 million gate ASIC benötigt ca. 2000 Mann Tage Quality Assurance benötigt 50% der Zeit/des Geldes Verifikation Dr. Wolfgang Günther Verifikation 2 Wozu Verifikation? Produktivität im ASIC Entwurf Der Entwurf eines 1 million gate ASIC benötigt ca. 2000 Mann Tage Quality Assurance benötigt 50% der Zeit/des

Mehr

Hinweise zum Aufbau Universal Schrittmotor-Interface Rev. 1.0 (Stand 4.6.2008)

Hinweise zum Aufbau Universal Schrittmotor-Interface Rev. 1.0 (Stand 4.6.2008) Hinweise zum Aufbau Universal Schrittmotor-Interface Rev. 1.0 (Stand 4.6.2008) Funktionsbeschreibung Das Universal Schrittmotorinterface ist eine Schaltung zur Aufbereitung der Signale aus dem PC-Parallelport

Mehr

Versuch Nr. 8c Digitale Elektronik I

Versuch Nr. 8c Digitale Elektronik I Institut für ernphysik der Universität zu öln Praktikum M Versuch Nr. 8c Digitale Elektronik I Stand 14. Oktober 2010 INHALTSVERZEICHNIS 1 Inhaltsverzeichnis 1 Einführung 2 1.1 Motivation....................................

Mehr

Aufgabenstellung Praktikum Mikrorechentechnik Sommersemester 2014

Aufgabenstellung Praktikum Mikrorechentechnik Sommersemester 2014 Aufgabenstellung Praktikum Mikrorechentechnik Sommersemester 2014 Aufgabe: Entwurf und Implementierung eines Weckers auf Basis des MSP430 Education Systems Beschreibung: Gegenstand des Praktikums ist der

Mehr

Boundary Scan Days 2009

Boundary Scan Days 2009 Boundary Scan Days 2009 Einsatz von Virtual JTAG (Altera) für Flash - & EEPROM - Programmierung Dammert Tobias & Knüppel Lars Nokia Siemens Networks GmbH & Co. KG Standort Bruchsal Test Engineering 1 Nokia

Mehr

Anleitung SDDesigner. MICROSWISS-Zentrum Rapperswil

Anleitung SDDesigner. MICROSWISS-Zentrum Rapperswil Hochschule HSR Oberseestrasse 10 CH-8640 Tel 055 222 47 00 Fax 055 222 47 07 1. März 1999 Anleitung SDDesigner 1. Einführung Der SDDesigner ist ein grafisches Eingabewerkzeug für Übergangsdiagramme. Die

Mehr

Speicherung von Signalen - Flipflops, Zähler, Schieberegister

Speicherung von Signalen - Flipflops, Zähler, Schieberegister Lehrbehelf für Prozessregelung und echnerverbund, 3. Klasse HTL Speicherung von Signalen - Flipflops, Zähler, Schieberegister S - Flipflop Sequentielle Schaltungen unterscheiden sich gegenüber den kombinatorischen

Mehr

1. Praktische Übung zur Vorlesung Technische Informatik I

1. Praktische Übung zur Vorlesung Technische Informatik I Friedrich-Alexander-Universität Erlangen-Nürnberg Informatik 12 Am Weichselgarten 3 91058 Erlangen 1. Praktische Übung zur Vorlesung Technische Informatik I Aufgabe 1 (NAND-chaltfunktion) Es soll ein chalternetzwerk

Mehr

Digital-Technik. Grundlagen und Anwendungen. Teil IV

Digital-Technik. Grundlagen und Anwendungen. Teil IV Digital-Technik Grundlagen und Anwendungen Teil IV 1 Übersicht 10-11 10 Zeitabhängige binäre Schaltungen 10.1 Bistabile Kippstufen (Flipflops) 10.2 Zeitablaufdiagramme 10.3 Monostabile Kippstufen 10.4

Mehr

Protokoll Flip-Flops. Protokollanten: Torsten Görig und Michael Horstmann

Protokoll Flip-Flops. Protokollanten: Torsten Görig und Michael Horstmann Protokoll Flip-Flops Protokollanten: Torsten Görig und Michael Horstmann Versuchsdatum: 15.06.2001 1 Protokollvorbereitung 1.1 Flipflop 1.1.1 Schaltung des SR-Flipflops mit zwei NOR-Gattern 1.1.2 Schaltung

Mehr

10. Elektrische Logiksysteme mit

10. Elektrische Logiksysteme mit Fortgeschrittenenpraktikum I Universität Rostock - Physikalisches Institut 10. Elektrische Logiksysteme mit Rückführung Name: Daniel Schick Betreuer: Dipl. Ing. D. Bojarski Versuch ausgeführt: 22. Juni

Mehr

Versuch 4 Realisierung einer Ampelsteuerung auf einem FPGA-Board

Versuch 4 Realisierung einer Ampelsteuerung auf einem FPGA-Board FB Elektrotechnik und Informationstechnik Prof. Dr.-Ing. Norbert Wehn Dozent: Uwe Wasenmüller Raum 12-213, wa@eit.uni-kl.de Versuch 4 Realisierung einer Ampelsteuerung auf einem FPGA-Board Bild 1: Zusatzleiterplatte

Mehr

CPLDs. Vom Platinenlayout zum ersten Projekt. Jakob Holderbaum. Erstellt am 9. August 2008. Berufskolleg Olsberg Paul-Oeventrop Str.

CPLDs. Vom Platinenlayout zum ersten Projekt. Jakob Holderbaum. Erstellt am 9. August 2008. Berufskolleg Olsberg Paul-Oeventrop Str. CPLDs Vom Platinenlayout zum ersten Projekt Jakob Holderbaum Erstellt am 9. August 2008 Berufskolleg Olsberg Paul-Oeventrop Str. 7 59939 Olsberg Inhaltsverzeichnis 1 Inhaltsverzeichnis 1 Vorwort 3 2 Programmierbare

Mehr

Verifikation. ECS Group, TU Wien

Verifikation. ECS Group, TU Wien Verifikation ECS Group, TU Wien Überblick Abstraktionsebenen Testbench Modelsim Überblick Hardware Modeling Hardware Specification Functional Specification High Level Requirements Detailed Design Description

Mehr

Praktikum Grundlagen der Elektronik

Praktikum Grundlagen der Elektronik Praktikum Grundlagen der Elektronik Versuch EP 7 Digitale Grundschaltungen Institut für Festkörperelektronik Kirchhoff - Bau K1084 Die Versuchsanleitung umfasst 7 Seiten Stand 2006 Versuchsziele: Festigung

Mehr

Halbleiterdaten. Eigenschaften von Si und GaAs bei T = 300K, sofern nicht anders angegeben. Eigenschaft Symbol Einheit Silizium GaAs

Halbleiterdaten. Eigenschaften von Si und GaAs bei T = 300K, sofern nicht anders angegeben. Eigenschaft Symbol Einheit Silizium GaAs Halbleiterdaten Eigenschaft Symbol Einheit Silizium GaAs Atomradius nm 0,117 - Atomdichte N cm 3 5,0 10 22 2,2 10 22 spez. Dichte (20 C) γ g/cm 3 2,3 5,35 Gitterkonstante (20 C) a 0 nm 0,543 0,565 Schmelzpunkt

Mehr

Leistungsbauelemente sind zur besseren Wärmeabfuhr in halbgeöffnete Leichtmetallgehäuse eingebaut.

Leistungsbauelemente sind zur besseren Wärmeabfuhr in halbgeöffnete Leichtmetallgehäuse eingebaut. EloTrain - Stecksystem Stecksysteme sind robuste, modulare Elektrotechnik-Baukastensysteme. Steckbausteine mit elektronischen Bauelementen werden auf Basisplatten zu Schaltungen zusammengesetzt und ermöglichen

Mehr

Digitaltechnik. Prof. Dr. Sven-Hendrik Voß Wintersemester 2015 Technische Informatik (Bachelor), Semester 3 Termin 1, 05.10.2015

Digitaltechnik. Prof. Dr. Sven-Hendrik Voß Wintersemester 2015 Technische Informatik (Bachelor), Semester 3 Termin 1, 05.10.2015 Digitaltechnik Prof. Dr. Sven-Hendrik Voß Wintersemester 2015 Technische Informatik (Bachelor), Semester 3 Termin 1, 05.10.2015 Seite 2 Einführung Digitaltechnik Wintersemester 2015 Inhaltsverzeichnis

Mehr

Ergänzen Sie die Werte für y in dem unten angegebenen Ausschnitt der Schaltbelegungstabelle. Falsche Antworten führen zu Punktabzug.

Ergänzen Sie die Werte für y in dem unten angegebenen Ausschnitt der Schaltbelegungstabelle. Falsche Antworten führen zu Punktabzug. Aufgabe 1 Gegeben sei folgende Schaltfunktion: y = a / b / c / d. Ergänzen Sie die Werte für y in dem unten angegebenen Ausschnitt der Schaltbelegungstabelle. Falsche Antworten führen zu Punktabzug. d

Mehr

Das große All-in-All CPLD/FPGA Tutorial

Das große All-in-All CPLD/FPGA Tutorial Das große All-in-All CPLD/FPGA Tutorial Mit diesem Tutorial sollen die ersten Schritte in die Welt der programmierbaren Logik vereinfacht werden. Es werden sowohl die Grundlagen der Logik, die benötigte

Mehr

CPLD Auswahl und Design

CPLD Auswahl und Design CPLD Auswahl und Design Sascha Schade DL1DRS 9. Januar 2010 Für ein software defined radio (SDR) wurde ein verstellbarer Taktgenerator, der den Analogschalter speist, als Design für einen CPLD synthetisiert

Mehr

Computertechnik 1. 4.3 Schaltwerke, Sequentielle Schaltungen. 4.3.2 Register. Register. Dr. Wolfgang Koch

Computertechnik 1. 4.3 Schaltwerke, Sequentielle Schaltungen. 4.3.2 Register. Register. Dr. Wolfgang Koch omutertechnik r. Wolfgang Koch 4.3 Schaltwerke, Sequentielle Schaltungen Seicher, Register... : Frühere Eingaben (innere Zustände) sielen eine Rolle (werden geseichert) Friedrich Schiller University Jena

Mehr

Sequentielle Schaltungen (10a)

Sequentielle Schaltungen (10a) equentielle chaltungen (a) chaltung des -FF: Master lave (lock) Vorteil: das Problem mit dem instabilen Zustand ist beseitigt Nachteil: längere (verzögerte) chaltungsdurchlaufzeit + höherer Aufwand (2

Mehr

Protokoll zu Grundelemente der Digitaltechnik

Protokoll zu Grundelemente der Digitaltechnik Protokoll zu Grundelemente der Digitaltechnik Ronn Harbich 22. uli 2005 Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 2 Vorwort Das hier vorliegende Protokoll wurde natürlich mit größter Sorgfalt

Mehr

Xilinx ISE Tutorial. Abbildung 1: FPGA auswählen

Xilinx ISE Tutorial. Abbildung 1: FPGA auswählen Xilinx ISE Tutorial 1 Einführung Die HaDePrak-DLX wird mithilfe der Xilinx ISE Software aufgebaut. Sie integriert einen Editor für Hardwarebeschreibungssprachen, ein Eingabeprogramm für schematische Layouts

Mehr

HARDWARE-PRAKTIKUM. Versuch L-4. Komplexe Schaltwerke. Fachbereich Informatik. Universität Kaiserslautern

HARDWARE-PRAKTIKUM. Versuch L-4. Komplexe Schaltwerke. Fachbereich Informatik. Universität Kaiserslautern HARDWARE-PRAKTIKUM Versuch L-4 Komplexe Schaltwerke Fachbereich Iformatik Uiversität Kaiserslauter Seite 2 Versuch L-4 Versuch L-4 I diesem Versuch soll ei Rechewerk zur Multiplikatio vo zwei vorzeichelose

Mehr

FAKULTÄT FÜR INFORMATIK

FAKULTÄT FÜR INFORMATIK FAKULTÄT FÜ INFOMATIK TECHNICHE UNIVEITÄT MÜNCHEN Lehrstuhl für echnertechnik und echnerorganisation Prof. Dr. Arndt Bode Einführung in die echnerarchitektur Wintersemester 2015/2016 Zentralübung 10 08.01.2016

Mehr

Entwicklung einer Schnittstelle für einen DAE Solver in der chemischen Verfahrenstechnik

Entwicklung einer Schnittstelle für einen DAE Solver in der chemischen Verfahrenstechnik Entwicklung einer Schnittstelle für einen DAE Solver in der chemischen Verfahrenstechnik Dietmar Horn Weierstraß Institut für Angewandte Analysis und Stochastik Mohrenstraße 39, D10117 Berlin 1991 Mathematics

Mehr

Einführung in ModelSim

Einführung in ModelSim Einführung in Version 0.5 Verteiler: Name (alphab.) Abteilung Ort Laszlo Arato EMS NTB, Buchs Dr. Urs Graf INF NTB, Buchs Dokumentenverwaltung Dokument-Historie Version Status Datum Verantwortlicher Änderungsgrund

Mehr