18 Schieberegister. Serieller Serieller Eingang 5 Stufen Ausgang. 1. Takt. 2. Takt

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1 8 Schieberegister In Schieberegistern wird die Eingangsinformation am Schiebeeingang SE in einer Kette von Flipflops bei jeder Taktflanke eingelesen und weiter geschoben. Sie erscheint schließlich nach n-takten am Schiebeausgang. Die Schieberichtung ist durch die Wertigkeit der Bits gegeben: Rechtsschieben: vom MSB zum LSB Linksschieben: vom LSB zum MSB Im 8-stufigen Schieberegister SN74xx9 ist der Schiebeeingang die logische Verknüpfung SE = A B. Der Schiebeausgang erscheint auch invertiert. Serieller Serieller Eingang 5 Stufen Ausgang. Takt 2. Takt 3. Takt 4. Takt DIGITALTECHNIK 8-

2 8. Entwurf eines 3-Bit Serien-Parallelumsetzers Dient in der Datenkommunikation zur Parallelisierung eines seriellen Datenstroms ( Bit n-bit). Die Daten werden in den Schiebeeingang SE eingelesen und erscheinen an den Registerausgängen REG. Das Signal X steuert, ob geschoben und die parallele Ausgabe gesperrt wird (X=''), oder ob das Schieben gesperrt wird und dafür die Ausgabe freigegeben wird (X=''). Für die Freigabe werden Torschaltungen aus UND-Gattern benötigt. DIGITALTECHNIK 8-2

3 VHDL-Beschreibung eines N-Bit Serien-Parallel Umsetzers Parametrisierte Registerbreite durch eine generic-anweisung. 2 Prozesse: - Taktflankengesteuertes internes Schieberegister INTREG, - durch internes Register und Steuersignal X gesteuertes Schaltnetz. Schieben innerhalb einer for-schleife. Der Schleifenindex I muss nicht deklariert werden. Es wird vom LSB zum MSB, also links geschoben: INTREG(I) <= INTREG(I-) entity SRG_NBIT is generic(n : natural :=3); -- Anzahl der Bits, voreingestellt: 3 port( CLK, SE, RESET, X: in bit; REG: out bit_vector(n- downto )); -- N Register Flipflops end SRG_NBIT; DIGITALTECHNIK 8-3

4 Prof. Dr. J. Reichardt architecture VERHALTEN of SRG_NBIT is signal INTREG: bit_vector(n- downto ); begin P: process(clk, RESET) -- Schieberegister begin if RESET='' then INTREG <= (others => '') after ns; elsif (CLK='' and CLK'event) then -- ansteigende Flanke if X='' then for I in N- downto loop -- zum MSB (links) Schieben INTREG(I) <= INTREG(I-) after ns; end loop; end if; end if; end process P; INTREG() <= SE after ns; -- Schiebeeingang als LSB P2: process(x, INTREG) -- Freigabe des Ausgangssignals begin if X='' then REG <= INTREG after ns; else REG <= (others=>'') after ns; end if; end process P2; end VERHALTEN; DIGITALTECHNIK 8-4

5 Simulation des 3-Bit Serien-Parallel Umsetzers Alle Flipflops werden zum gleichen Zeitpunkt getaktet. Die Übernahme in die Flipflops erfolgt nur bei X=''. Eine korrekte Funktion des Schieberegisters ist nur dadurch gegeben, dass die Signalverzögerung t plh länger ist, als das Entscheidungsintervall t E. DIGITALTECHNIK 8-5

6 8.2 Entwurf eines Parallel-Serien Umsetzers Schieberegister werden auch als Parallel-Serien Umsetzer (n-bit -Bit) eingesetzt. Dies erfordert einen Parallel-Ladeeingang E und einen Schiebeausgang (SA): Die parallelen Daten liegen am Eingang E an. Für X='' sind die Dateneingänge gesperrt, für X='' sind sie freigegeben. Alle Stufen sind gleichartig aufgebaut. Daher muss nur eine Stufe entworfen werden. Entwurf der Stufe : Q E X Schaltnetz D X Q E D D : E 4 5 E X X X Q Q DIGITALTECHNIK 8-6

7 Schaltplan eines 3-Bit Parallel-Serien Umsetzers Die Übergangsschaltnetze zwischen jeweils benachbarten Stufen sind identisch In das niederwertigste Bit (LSB) wird eine '' hineingeschoben. DIGITALTECHNIK 8-7

8 VHDL-Entwurf entity PAR_SER is generic(n : natural :=3); -- Anzahl der Bits, voreingestellt: 3 port( CLK, RESET, X: in bit; E: in bit_vector(n- downto ); SA: out bit); -- Schiebeausgang end PAR_SER; architecture VERHALTEN of PAR_SER is signal INTREG: bit_vector(n- downto ); begin P: process(clk, RESET) -- Schieberegister begin if RESET='' then INTREG <= (others => '') after ns; elsif (CLK='' and CLK'event) then if X='' then for I in N- downto loop -- ansteigende Flanke -- zum MSB (links) Schieben INTREG(I) <= INTREG(I-) after ns; INTREG() <= '' after ns; -- LSB auf '' end loop; else INTREG <= E after ns; -- Daten laden end if; end if; end process P; SA <= INTREG(N-); -- Schiebeausgang end VERHALTEN; DIGITALTECHNIK 8-8

9 Simulation des Parallel-Serien Umsetzers DIGITALTECHNIK 8-9

10 8.3 Rückgekoppelte Schieberegister Wenn der Ausgang eines Schieberegisters auf dessen Eingang zurück gekoppelt wird so läßt sich das im Schieberegister gespeicherte Bitmuster zyklisch verschieben. Es kann an den Ausgängen abgegriffen werden. Zuvor muss das Bitmuster jedoch in das Schieberegister geladen werden. Wenn die Rückkopplung über ein Schaltnetz erfolgt, so lassen sich spezielle Bitmuster generieren. Z.B. bewirken geeignet eingesetzte XOR-Gatter in n-bit Schieberegistern eine bestimmte Reihenfolge von Pseudozufallszahlen. Bei einem 4-Bit Pseudozufallsgenerator werden die Bitstellen 2 und 3 XOR verknüpft. Der auf diese Weise aufgebaute Pseudozufallsgenerator darf nicht mit "" initialisiert werden da sich in diesem Fall das Bitmuster nicht ändern würde. Bitlänge 4 6 XOR-verkn. 2,3 4,5 Augangsindices ,6 2,4 6,7 4,8 6,9 8, 5,7, 4-Bit Pseudozufallsmuster Q 3 Q 2 Q Q Q/h Y D A 5 B 7 F E C 8 DIGITALTECHNIK 8-

11 Schaltung und Simulation eines 4-Bit Pseudozufallsgenerators DIGITALTECHNIK 8-