2. Vorzeichenbehaftete und vorzeichenlose Zahlen. 3.3 Beschleunigen der ganzzahligen Multiplikation - Booth s Algorithmus

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1 Algorithmen II Inhalt Inhalt 1. Einleitung 2. Vorzeichenbehaftete und vorzeichenlose Zahlen 3. Grundlagen der ganzzahligen Arithmetik 3.1 Addition und Subtraktion 3.2 Multiplikation und Division 3.3 Beschleunigen der ganzzahligen Multiplikation - Booth s Algorithmus 4. Entwurf einer ALU 4.1 Beschleunigen der ganzzahligen Addition - Carry-Lookahead Addierer 4.2 Beschleunigen der ganzzahligen Addition - Carry-Select, Carry-Skip, Carry-Save Addierer 5. Integer Multiplizierer 6. Integer Dividierer 7. Fließkomma Arithmetik 8. Fließkomma Addition 9. Fließkomma Multiplikation 10. Fließkomma Arithmetik Übungsaufgaben 11. Beschleunigung der ganzzahligen Division und Multiplikation Prof. Dr. V. Iossifov, TI, FHTW Berlin

2 Hardware Algorithmen Literatur 1 Literatur [01] Hennessy, J.L., and Patterson, D. A.. Computer Architecture: A Quantitative Approach, 2. Edition, Morgan- Kauffman, San Mateo, [02] Hennessy, J. L., Patterson, D. A.: Computer organization and design: The hardware/software interface, 2. Edition, Morgan Kaufmann, San Mateo, [03] Iossifov, V.: Algorithmen II. :Hardware Algorithmen, Vorlesung an der FHTW Berlin, FB1, Technische Informatik, [04] Hoffman, R,: Rechnerentwurf: Rechenwerke, Mikroprogrammierung, RISC, 3. Auflage, Oldenbourg Vlg., München, [05] Oberschelp, W., Vossen, G.:Rechneraufbau und Rechnerstrukturen, 6. Auflage, Oldenbourg Vlg., München, [06] Giloi, W: Rechnerarchitektur. Springer-Lehrbuch, Springer-Verlag, 2. Auflage, München, [07] Liebig, H., Flick, Th.: Rechnerorganisation: Prinzipien, Strukturen, Algorithmen, Springer Verlag, 2. Auflage, München, [08] Arvind and Asanovic: Computer Architectures, Lab for Computer Science M.I.T., 1998, Technische Informatik Prof. Dr. V. Iossifov

3 Hardware Algorithmen Literatur 2 Weitere Literatur [1] Amdahl, G., The Validity of the Single Processor Approach to Achieving Large Scale Computing Capabilities, AFIPS Conf. Proc. 30, pp , [2] Bell, G. The Future of High Performance Computers in Science and Engineering, Comm. ACM, Vol. 32, pp , [3] Grohoski, G.F.. Machine Organization of the IBM RISC System/6000 Processor. IBM J. Res. Develop. 43(1), January 1990, pp [Detailed explanation of superscalar execution in a modern RISC processor.] [4] Hennessy, J.L.. VLSI Processor Architecture. IEEE Trans. Comp. C-33(12), December 1984, pp [Excellent article on the interaction between VLSI technology and computer processor design. In-depth discussion of then-emerging RISC designs and alternatives ] [5] Hockney, R., and Jesshope, C., Parallel Computers 2, Adam Hilger, Ltd., Bristol, United Kingdom, [A good resource for computational scientists, with a nice history of high performance computing and comprehensive survey of parallel algorithms for important matrix operations in addition to parallel and vector computer architecture.] [6] Hwang, K., Advanced Computer Architecture. McGraw-Hill, [A very recent book on parallel processing and high performance computing; a good reference for facts about recent machines, including CM-5, KSR-1, and Paragon X/PS.] [7] Gannon, D., and Van Rosendale, J., On the Impact of Communication Complexity on the Design of Parallel Numerical Algorithms, IEEE Trans. Comput., Vol. C-33, pp , Technische Informatik Prof. Dr. V. Iossifov

4 Hardware Algorithmen Literatur 3 [8] Kogge, P.. The Architecture of Pipelined Computers. McGraw-Hill, [Dated, but excellent in-depth coverage of pipelined processors.] [9] Minsky, M., Form and Content in Computer Science, J. ACM, Vol. 17, pp , [10] Patterson, D.A., Reduced Instruction Set Computers, Comm. ACM 28(1), January 1985, pp [Discussion of RISC principles, with good explanation of instruction pipelines and how RISC can take advantage of them.] [11] Russel, R.M., The Cray-1 Computer System. Comm. ACM 21(1), January 1978, pp [reprinted in CSPE] [12] Schwartz, J., Ultracomputers, ACM Trans. Prog. Lang. Syst., Vol. 2, pp C, [13] Siewiorek, D.P, Bell, C.G., and Newell, A., Computer Structures: Principles and Examples. McGraw-Hill, [A collection of original chapters and primary source material on historic architectures and networks, including IBM 360, Cray-1, ILLIAC-IV, c.mmp and cm*, PDP-11, Intel 8086, Alohanet, and Ethernet.] [14] Stone, H.S., High Performance Computer Architecture. Addison-Wesley, Reading, MA, 1993 (3rd ed.) [A good book for computational scientists; in addition to detailed explanations of pipelining and memory organization (suitable for graduate level courses in computer science) there are chapters on scientific applications, vector machines, and parallel processing.] Technische Informatik Prof. Dr. V. Iossifov

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6 Hardware Algorithmen Einführung Seite 2 Quellen: Malek, M.: Vorlesung "Rechnerarchitektur", Sommersemester 2000, HU Berlin, Dave Patterson Computer Architecture and Engineering, September 12, 1997, U.C.B.

14 Algorithmen II. Zahlendarstellungen ALGORITHMEN II. 2. Vorzeichenbehaftete und vorzeichenlose Zahlen Quelle: Malek, M.: Vorlesung Rechnerarchitektur, HU Berlin, SS 2000.

15 Algorithmen II Zahlendarstellungen 2 von 6 Quelle: Malek, M.: Vorlesung Rechnerarchitektur, HU Berlin, SS 2000.

20 Algorithmen II Grundlagen Comp. Arithm. ALGORITHMEN II. 3. Grundlagen der ganzzahligen Arithmetik Quelle: Hennessy, J.L., Patterson, D. A: Computer Architecture: A Quantitative Approach, 2. Edition

21 Algorithmen II Grundlagen der gazzahligen Arithmetik 2 von 7 Figure 4.2: Prinzip der binären n-bit parallelen Addition Quelle [02] Der Carry -Ausgang eines Voll-Adders ist mit dem Carry-eingang des nächsten Voll- Adders zur Bildung des MSB verbunden. Die Werte des Carry-Bits wandern vom LSB rechts zum MSB links. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

22 Algorithmen II Grundlagen der gazzahligen Arithmetik 3 von 7 Jede Multiplikation besteht aus Addition des Inhaltes von P zu B oder 0 in Abhängigkeit vom LSB von A, ersetzen P mit der Summe und verschieben beide Operanden P und B um einen Bit nach rechts. Jeder Divisionsschritt beinhaltet die Verschiebung der beiden Operanden P und B um eine Bit nach links, subtrahieren B aus P und wenn die Differenz nicht negativ ist, so wird P mit dem Ergebnis der Subtraktion ersetzt. Sollte die Differenz nicht negativ sein, wird der LSB von A mit dem Wert "1" gesetzt. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

23 Algorithmen II Grundlagen der gazzahligen Arithmetik 4 von 7 Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

24 Algorithmen II Grundlagen der gazzahligen Arithmetik 5 von 7 Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

25 Algorithmen II Grundlagen der gazzahligen Arithmetik 6 von 7 Multiplikation von a = -6 mit b = -5 mit dem Ergebnis +30 Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

26 Algorithmen II Grundlagen der gazzahligen Arithmetik 7 von 7 Literatur [01] Hennessy, J.L., and Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffman, [02] Quelle: Hennessy, J.L., Patterson, D. A.: Computer Organization & Design: The Hardware/Software Interface, 2. Edition, Morgan-Kauffman, Prof. Dr. V. Iossifov, TI, FHTW Berlin

27 Algorithmen II. Addition und Subtraktion ALGORITHMEN II Addition und Subtraktion Quelle: Hennessy, J.L., Patterson, D. A.: Computer Organization & Design: The Hardware/Software Interface, 2. Edition.

28 Algorithmen II Addition und Subtraktion 2 von 4 Figure 4.2: Prinzip der binären n-bit parallelen Addition Quelle [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

29 Algorithmen II Addition und Subtraktion 3 von 4 Der Carry -Ausgang eines Voll-Adders ist mit dem Carry-eingang des nächsten Voll- Adders zur Bildung des MSB verbunden. Die Werte des Carry-Bits wandern vom LSB rechts zum MSB links. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

30 Algorithmen II Addition und Subtraktion 4 von 4 Literatur [01] Hennessy, J.L., and Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffman, [02] Hennessy, J.L., Patterson, D. A.: Computer Organization & Design: The Hardware/Software Interface, 2. Edition, Morgan-Kauffman, Prof. Dr. V. Iossifov, TI, FHTW Berlin

31 Algorithmen II Grundlagen Comp. Arithm. ALGORITHMEN II. 3.2 Multiplikation und Division Quelle: Hennessy, J.L., Patterson, D. A: Computer Architecture: A Quantitative Approach, 2. Edition

32 Algorithmen II Multiplikation und Division mit ganzzahliger Arithmetik 2 von 6 Jede Multiplikation besteht aus Addition des Inhaltes von P zu B oder 0 in Abhängigkeit vom LSB von A, ersetzen P mit der Summe und verschieben beide Operanden P und B um einen Bit nach rechts. Jeder Divisionsschritt beinhaltet die Verschiebung der beiden Operanden P und B um eine Bit nach links, subtrahieren B aus P und wenn die Differenz nicht negativ ist, so wird P mit dem Ergebnis der Subtraktion ersetzt. Sollte die Differenz nicht negativ sein, wird der LSB von A mit dem Wert "1" gesetzt. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

33 Algorithmen II Multiplikation und Division mit ganzzahliger Arithmetik 3 von 6 Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

34 Algorithmen II Multiplikation und Division mit ganzzahliger Arithmetik 4 von 6 Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

35 Algorithmen II Multiplikation und Division mit ganzzahliger Arithmetik 5 von 6 Multiplikation von a = -6 mit b = -5 mit dem Ergebnis +30 Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

36 Algorithmen II Multiplikation und Division mit ganzzahliger Arithmetik 6 von 6 Literatur [01] Hennessy, J.L., and Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffman, [02] Quelle: Hennessy, J.L., Patterson, D. A.: Computer Organization & Design: The Hardware/Software Interface, 2. Edition, Morgan-Kauffman, Prof. Dr. V. Iossifov, TI, FHTW Berlin

37 Integer Multiplikation Booth's Algorithmus Seite 1 Quellen: Malek, M.: Vorlesung "Rechnerarchitektur", Sommersemester 2000, HU Berlin, Dave Patterson Computer Architecture and Engineering, September 12, 1997, U.C.B.

44 Integer Multiplikation Booth's Algorithmus Seite 8 BOOTH'S Algorithmus - Beispiele Quellen: Malek, M.: Vorlesung "Rechnerarchitektur", Sommersemester 2000, HU Berlin, Dave Patterson Computer Architecture and Engineering, September 12, 1997, U.C.B.

48 Algorithmen II Int ADD ALGORITHMEN II. 4.0 Integer Additierer Quelle: Hennessy, J.L., Patterson, D. A: Computer Architecture: A Quantitative Approach, 2. Edition

49 Algorithmen II Beschleunigen der gazzahligen Addition 2 von 10 Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

50 Algorithmen II Beschleunigen der gazzahligen Addition 3 von 10 Die Werte für a i und b i werden im binären Baum der Voll-Adder berechnet. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

51 Algorithmen II Beschleunigen der gazzahligen Addition 4 von 10 Signalfluß vom Wurzel zu den Zweigen des binären Voll-Adder Baumes verbindet die Werte von G, P und bestimmt die Werte der Carry-Bits c i. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

52 Algorithmen II Beschleunigen der gazzahligen Addition 5 von 10 Das ist die Kombination Bilder 15. und 16. Die Zahlen, die addiert werden sollen, werden in den Blättern des binären Voll-Adder Baumes eingegeben, werden zum Wurzel durchgeschaltet um mit den Carry-Werten c 0 verknüpft zu werden und werden zurück zu den Blättern geführt um die Bits der Summe zu bilden. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

55 Algorithmen II Beschleunigen der gazzahligen Addition 8 von 10 Die Summe der LS vier Bits und die Summe der MS vier Bits werden gleichzeitig gebildet, wobei die Summe der MS vier Bits wird zwei mal in parallel gebildet - für c 4 = 1 und c 4 = 0. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

56 Algorithmen II Beschleunigen der gazzahligen Addition 9 von 10 Sobald der Carry-Ausgang des rechtesten Blocks bestimmt wird, wird er eingesetzt um die anderen Bit der Summe zu bestimmen. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

57 Algorithmen II Beschleunigen der gazzahligen Addition 10 von 10 Literatur [01] Hennessy, J.L., and Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffman, [02] Quelle: Hennessy, J.L., Patterson, D. A.: Computer Organization & Design: The Hardware/Software Interface, 2. Edition, Morgan-Kauffman, Prof. Dr. V. Iossifov, TI, FHTW Berlin

58 Algorithmen II. Entwurf einer ALU ALGORITHMEN II. 4. Entwurf einer ALU Quelle: Hennessy, J.L., Patterson, D. A.:Computer Organization & Design: The Hardware/Software Interface, 2. Edition.

59 Algorithmen II Entwurf einer ALU 2 von 17 Entwurf einer ALU 1. Entwurf eines 1-Bit ALU 1.1 Entwurf der Logikeinheit 1.2 Entwurf des VA aus der Wertetabelle des VA 2. Entwurf eines 32-Bit ALU 2.1 Schaltung des 32-Bit ALU 2.2 Schaltung und Steuerung des 2- er Komplement berechnung 3. Weiterentwicklung des ALU 3.1 Entwurf des "kleiner als"-befehl 3.2 Carry Lookahead Schaltung Fast Carry Schaltung mit Carry Propagate (pi) und Carry Generate (qi) bit Adder mit vier 4-bit ALU und "Carry-Lookahead" Logik Relative Leistung Ripple Carry/Lookahead Carry Prof. Dr. V. Iossifov, TI, FHTW Berlin

60 Algorithmen II Entwurf einer ALU 3 von 17 Figure 4.7: Vier logische Komponenten, die bei der Konstruktion einer ALU eingesetzt werden. Quelle [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

61 Algorithmen II Entwurf einer ALU 4 von 17 1-Bit LU für AND und OR Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

62 Algorithmen II Entwurf einer ALU 5 von 17 Figure Bit Addierer. Das ist ein Voll-Addierer, also ein (3,2) Addierer mit 3 Eingängen und 2 Ausgängen. Ein (2,2) Addierer mit 2 Eingängen und 2 Ausgängen ist ein Halb-Addierer. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

63 Algorithmen II Entwurf einer ALU 6 von 17 Figure 4.10 Die Schaltung des Voll-Addierers Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

64 Algorithmen II Entwurf einer ALU 7 von 17 Figure Bit ALU für die Operationen AND, OR und Addition Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

65 Algorithmen II Entwurf einer ALU 8 von 17 Figure Bit ALU entworfen mit 32 1-Bit ALUs. CarryOut des Less Significant Bit wird mit dem CarryIn des More Significant Bit verbunden und so die Fortpflanzung des Carry-Wertes durchgeführt. Diese ALU Organization wird ripple carry genannt. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

66 Algorithmen II Entwurf einer ALU 9 von 17 Figure Bit ALU für die Operationen AND, OR und Addition für die Werte a und b oder a und ~b. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

67 Algorithmen II Entwurf einer ALU 10 von 17 Binvert CarryIn Operation a 0 1 b 0 2 Result 1 Less 3 a. CarryOut Binvert CarryIn Operation a 0 1 b 0 2 Result 1 Less 3 Set b. Overflow detection Overflow Figure Bit ALU für die Operationen AND, OR und Addition für die Werte a und b oder ~b. Figure Bit ALU für den Most Significant Bit. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

68 Algorithmen II Entwurf einer ALU 11 von 17 Binvert CarryIn Operation a0 b0 CarryIn ALU0 Less CarryOut Result0 a1 b1 0 CarryIn ALU1 Less CarryOut Result1 a2 b2 0 CarryIn ALU2 Less CarryOut Result2 CarryIn a31 b31 0 CarryIn ALU31 Less Set Result31 Overflow Quelle: [02] Figure 4.16: Ein 32-Bit ALU konstruiert aus 31 1-bit ALUs aus Fig und ein 1-bit ALU aus Fig Die Less-Eingänge werden mit NULL belegt mit Ausnahme des Least Significant Bit und dieser Eingang ist mit dem Set-Ausgang des Most Significant Bit. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

69 Algorithmen II Entwurf einer ALU 12 von 17 Figure 4.17: Die endgültige Schaltung des 32-Bit ALU. Diese Schaltung ergänzt die Schaltung aus Fig mit einem NULL-Detektor als eine 1-Bit ALU. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

70 Algorithmen II Entwurf einer ALU 13 von 17 Figure 4.18: Das Symbol, welches für die Darstellung eines ALU eingesetzt wird. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

71 Algorithmen II Entwurf einer ALU 14 von 17 Figure 4.22 Ein hydraulischer Vergleich für "carry lookahead" für 1 Bit, 2 Bits und 4 Bits mit Einsatz von Wasser, Röhren und Ventilen. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

72 Algorithmen II Entwurf einer ALU 15 von 17 Figure 4.23 Ein hydraulischer Vergleich für den "next-level carry-lookahead" Signale P0 und G0. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

73 Algorithmen II Entwurf einer ALU 16 von 17 Figure 4.24 Vier 4-Bit "carry-lookahead" ALUs bilden einen 16-bit Addierer. Prof. Dr. V. Iossifov, TI, FHTW Berlin Quelle: [02]

74 Algorithmen II Entwurf einer ALU 17 von 17 Literatur [01] Hennessy, J.L., and Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffman, [02] Hennessy, J.L., Patterson, D. A.: Computer Organization & Design: The Hardware/Software Interface, 2. Edition, Morgan-Kauffman, Prof. Dr. V. Iossifov, TI, FHTW Berlin

75 ALG 2 Arithmetisch-Logische Einheit 1 aus 16 Quellen: Rechnerarchitektur I, II, III, Fachgebiet Rechnersysteme, TU Darmstadt, Hennessy, J.L., Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffmann, 1996.

91 Integer Multiplikation Carry Lookahead Seite 1 Malek, M.: Vorlesung "Rechnerarchitektur", Sommersemester 2000, HU Berlin,

100 Int Add Sub Carry-Lookahead Addierer 1 aus 24 Quellen: Rechnerarchitektur I, II, III, Fachgebiet Rechnersysteme, TU Darmstadt, Hennessy, J.L., Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffmann, 1996.

124 Int Add Sub Carry Select / Carry Safe Addierer 1 aus 8 ALGORITHMEN II. 4.2 Carry-Select, Carry-Safe Addierer Quellen: Rechnerarchitektur I, II, III, Fachgebiet Rechnersysteme, TU Darmstadt, Hennessy, J.L., Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffmann, 1996.

125 Int Add Sub Carry Select / Carry Safe Addierer 2 aus 8 Quellen: Rechnerarchitektur I, II, III, Fachgebiet Rechnersysteme, TU Darmstadt, Hennessy, J.L., Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffmann, 1996.

132 Algorithmen II. Int Mul ALGORITHMEN II. 5. Integer Multiplikation Quelle: Hennessy, J.L., Patterson, D. A.:Computer Organization & Design: The Hardware/Software Interface, 2. Edition.

133 Algorithmen II Integer Multiplikation 2 von 8 Figure 4.25 Version 1. der Multiplikationsschaltung. Multiplikand-Register, ALU und Produktregister sind 64 Bit breit. Multiplikator-Register ist 32 Bit breit.der 32 Bit Multiplikand liegt am Anfang der Multiplikation in der rechten Hälfte des Multiplikand- Registers und wird in jedem Schritt um 1 Bit nach links verschoben. Der Multiplikator wird in jedem Schritt um 1 Bit nach rechts verschoben. Der Algorithmus beginnt mit einem mit NULL initialisiertem Produkt. Der Control-Block entscheidet wann die Inhalte der Multiplikand- und Multiplikator-Register verschoben werden sollen und wann neue Werte im Produkt-Register geschrieben werden sollen. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

134 Algorithmen II Integer Multiplikation 3 von 8 Figure 4.26 Version 1. des Multiplikationsalgorithmus nach Figure Sollte der least significant bit des Multiplikators den Wert 1 haben, so wird der Multiplikand zum Produkt addiert. Wenn LSB des Multiplikators den Wert 0 haben sollte, so gehe zum nächste Schritt über. Verschiebe den Multiplikand nach links und den Multiplikator nach rechts um 1 Bit in den nächsten zwei Schritten. Diese drei Schritte werden 32 mal für 32-Bit Operanden wiederholt. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

135 Algorithmen II Integer Multiplikation 4 von 8 Figure 4.28 Version 2. der Multiplikationsschaltung. Multiplikand-Register, ALU und Multiplikator-Register sind 32 Bit breit. Nur der Produktregister ist 64 Bit breit. Jetzt wird der Produkt wird in jedem Schritt um 1 Bit nach rechts verschoben. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

136 Algorithmen II Integer Multiplikation 5 von 8 Figure 4.29 Version 2. des Multiplikationsalgorithmus nach Figure In dieser Version wird das Produkt an Stelle des Multiplikanden nach rechts verschoben. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

137 Algorithmen II Integer Multiplikation 6 von 8 Figure 4.31 Version 3. der Multiplikationsschaltung. Im Vergleich zur versuin 2. Wurde hier auf einen Multiplikator-Register verzichtet. Der Multiplikator wird in der rechten Hälfte des Produkt-Registers plaziert. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

138 Algorithmen II Integer Multiplikation 7 von 8 Figure 4.32 Version 3. Des Multiplikationslagorithmus. Dieser Algorithmus braucht nur zwei Schritte, weil die Produkt- und Multiplikator-Register zusammengelegt wurden. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

139 Algorithmen II Integer Multiplikation 8 von 8 Literatur [01] Hennessy, J.L., and Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffman, [02] Hennessy, J.L., Patterson, D. A.: Computer Organization & Design: The Hardware/Software Interface, 2. Edition, Morgan-Kauffman, Prof. Dr. V. Iossifov, TI, FHTW Berlin

140 Hardware Algorithmen Integer Multiplikation Seite 1 Quellen: Malek, M.: Vorlesung "Rechnerarchitektur", Sommersemester 2000, HU Berlin, Dave Patterson Computer Architecture and Engineering, September 12, 1997, U.C.B.

160 ALU Multiplizierer 1 aus 12 Quellen: Rechnerarchitektur I, II, III, Fachgebiet Rechnersysteme, TU Darmstadt, Hennessy, J.L., Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffmann, 1996.

172 Algorithmen II. Int Div ALGORITHMEN II. 6. Integer Division Quelle: Hennessy, J.L., Patterson, D. A.:Computer Organization & Design: The Hardware/Software Interface, 2. Edition.

173 Algorithmen II Addition, Multiplikation, Division, FP 2 von 8 Figure 4.36 Version 1. der Divisionsschaltung. Divisor-Register, ALU und Rest- Register sind 64 Bit breit, nur der Quotient-Register ist 32 Bit breit. Der 32-Bit Divisor liegt am Anfang der Division in der linken Hälfte des Divisor-Registers und wird in jedem Schritt um 1 Bit nach rechts verschoben. Der Rest wird mit dem Dividend initialisiert. Der Control-Block entscheidet, wann die Inhalte der Divisor- und Quotient-Register verschoben werden sollen und wann neue Werte im Rest-Register geschrieben werden sollen. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

174 Algorithmen II Addition, Multiplikation, Division, FP 3 von 8 Figure 4.37 Version 1. des Divisionsalgorithmus nach Figure Wenn der Rest positiv ist, so läßt sich der Dividend duch den Divisor teilen (Quotient > 1), so ergibt Schritt 2a eine 1 im Quotient. Ein negativer Rest nach diesem Schritt bedeutet, daß sich der Dividend duch den Divisor nicht teilen läßt (Quotient > 0), so ergibt Schritt 2b eine 0 im Quotient und addiert den Quotient zum Rest, in dem die Subtraktion im Schritt 1 umgekehrt wird. Die Verschiebung um 1 Bit im Schritt 3. Bereitet den Divisor für den nächsten Schritt. Diese Schritte werden 33 mal für 32-Bit Operanden wiederholt. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

175 Algorithmen II Addition, Multiplikation, Division, FP 4 von 8 Figure 4.39 Version 2. der Divisionsschaltung. Divisor-Register, ALU und Quotient-Register sind 32 Bit breit, nur der Rest-Register ist 64 Bit breit. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

176 Algorithmen II Addition, Multiplikation, Division, FP 5 von 8 Figure 4.39a Version 2. des Divisionsalgorithmus nach Figure Im Unterschied zum Algorithmus vom Fig ändert sich nur die linke Hälfte des Restes und der Rest wird an Stelle des Divisors nach rechts verschoben. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

177 Algorithmen II Addition, Multiplikation, Division, FP 6 von 8 Figure 4.40 Version 3. des Divisionsalgorithmus nach Figure Im Unterschied zum Algorithmus vom Fig wird der Rest-Register nach links verschoben, so werden Schritte 1. Und 3. Aus Fig.4.35 kombiniert. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

178 Algorithmen II Addition, Multiplikation, Division, FP 7 von 8 Figure 4.41 Version 3. der Divisionsschaltung. Die Version kombiniert den Quotient- Register mit der rechten Hälfte des Resr-Registers. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

179 Algorithmen II Addition, Multiplikation, Division, FP 8 von 8 Literatur [01] Hennessy, J.L., and Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffman, [02] Hennessy, J.L., Patterson, D. A.: Computer Organization & Design: The Hardware/Software Interface, 2. Edition, Morgan-Kauffman, Prof. Dr. V. Iossifov, TI, FHTW Berlin

180 Hardware Algorithmen Integer Division Seite 1 Quellen: Malek, M.: Vorlesung "Rechnerarchitektur", Sommersemester 2000, HU Berlin, Dave Patterson Computer Architecture and Engineering, September 12, 1997, U.C.B.

191 Hardware Algorithmen Fließkomma Arithmetik Seite 1 ALGORITHMEN II. 7. Fließkomma Arithmetik Quellen: Malek, M.: Vorlesung "Rechnerarchitektur", Sommersemester 2000, HU Berlin, Dave Patterson Computer Architecture and Engineering, September 12, 1997, U.C.B.

192 Hardware Algorithmen Fließkomma Arithmetik Seite 2 FP-1 Quellen: Malek, M.: Vorlesung "Rechnerarchitektur", Sommersemester 2000, HU Berlin, Dave Patterson Computer Architecture and Engineering, September 12, 1997, U.C.B.

193 Hardware Algorithmen Fließkomma Arithmetik Seite 3 FP 2 Quellen: Malek, M.: Vorlesung "Rechnerarchitektur", Sommersemester 2000, HU Berlin, Dave Patterson Computer Architecture and Engineering, September 12, 1997, U.C.B.

210 Algorithmen II. FP Addition ALGORITHMEN II. 8. Fließkomma Addition Quelle: Hennessy, J.L., Patterson, D. A.:Computer Organization & Design: The Hardware/Software Interface, 2. Edition.

211 Algorithmen II Fließkomma Addition 2 von 4 Figure 4.44 Fließkomma Addition. Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

212 Algorithmen II Fließkomma Addition 3 von 4 Figure 4.45 Blockdiagramm einer ALU für Fließkomma Addition. Die Schritte aus fig korrespondieren zu jedem Block von oben nach unten gesehen. Zuerst wird der Exponent des einen Operanden vom Exponenten des anderen Operanden im "Small ALU" subtrahiert um herauszufinden welcher Exponent größer ist und um wieviel. Die Differenz der Exponenten steuert die drei Multiplexer an. Diese selektieren den größeren Exponenten, die Mantisse der kleineren und die Mantisse der größeren Zahl. Die kleinere Mantisse wird nach rechts verschoben und die beiden Mantissen werden im "BIG ALU" addiert. Der Normalisierungsschritt verschiebt die Summe nach links oder nach rechts und inkrementiert oder dekrementiert den Exponenten. Die Rundung bringt das Ergebnis im gewünschten Datenformat (float, double float). Quelle: [02] Prof. Dr. V. Iossifov, TI, FHTW Berlin

213 Algorithmen II Fließkomma Addition 4 von 4 Literatur [01] Hennessy, J.L., and Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffman, [02] Hennessy, J.L., Patterson, D. A.: Computer Organization & Design: The Hardware/Software Interface, 2. Edition, Morgan-Kauffman, Prof. Dr. V. Iossifov, TI, FHTW Berlin

214 Algorithmen II FP Mul ALGORITHMEN II. 9. Fließkomma Multiplikation Algorithmus Quelle: Hennessy, J.L., Patterson, D. A: Computer Architecture: A Quantitative Approach, 2. Edition

215 Algorithmen II Fließkomma Multiplikation 2 von 3 Figure 4.46 Fließkomma Multiplikation. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

216 Algorithmen II Fließkomma Multiplikation 3 von 3 Literatur [01] Quelle: Hennessy, J.L., Patterson, D. A.: Computer Organization & Design: The Hardware/Software Interface, 2. Edition, Morgan-Kauffman, Prof. Dr. V. Iossifov, TI, FHTW Berlin

217 Algorithmen II FP Mul ALGORITHMEN II. 9.Fließkomma Multiplikation Runden Quelle: Hennessy, J.L., Patterson, D. A: Computer Architecture: A Quantitative Approach, 2. Edition

218 Algorithmen II Fließkomma Multiplikation 2 von 4 Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

219 Algorithmen II Fließkomma Multiplikation 3 von 4 Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

220 Algorithmen II Fließkomma Multiplikation 4 von 4 Literatur [01] Hennessy, J.L., and Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffman, Prof. Dr. V. Iossifov, TI, FHTW Berlin

221 Algorithmen II. FP Addition und Multiplikation ALGORITHMEN II. 11. Fließkomma Addition und Multiplikation Übungsaufgaben Quelle [01]

222 Algorithmen II Fließkomma Addition und Multiplikation - Übungsaufgaben 2 von 15 Quelle: [01] Vorgetragen von Prof. Dr. V. Iossifov, TI, FHTW Berlin

225 Algorithmen II Fließkomma Addition und Multiplikation - Übungsaufgaben 5 von 15 Übungsaufgaben 1. Aufgabe Welche Dezimalzahl wird durch das folgende 32-Bit Wort, interpretiert als IEEE 754 Gleitkommazahl, dargestellt? Aufgabe Gegeben seien die Gleitkommazahlen A = 1, und B = 1, Führen Sie die Operationen A+B, -A-B, A B aus. Das Resultat soll jeweils wieder auf vier Stellen gerundet werden. 3. Aufgabe Das Assoziativgesetz x + (y +z) = (x + y) +z gilt nicht generell innerhalb der Bereichsgrenzen für Gleitkommazahlen. Geben Sie ein einfaches Beispiel an, das diese Aussage belegt. Literatur [01] Eveking, Blank.: Vorlesung Rechnersysteme I und II., TU Darmstadt, WS 2000/ Vorgetragen von Prof. Dr. V. Iossifov, TI, FHTW Berlin

234 Algorithmen II Fließkomma Addition und Multiplikation - Übungsaufgaben 14 von 15 Vorgetragen von Prof. Dr. V. Iossifov, TI, FHTW Berlin

235 Algorithmen II Fließkomma Addition und Multiplikation - Übungsaufgaben 15 von 15 Literatur [01] Eveking, Blank.: Vorlesung Rechnersysteme I und II., TU Darmstadt, WS 2000/ Vorgetragen von Prof. Dr. V. Iossifov, TI, FHTW Berlin

236 Algorithmen II. FP Addition und Multiplikation ALGORITHMEN II. Fließkomma Addition und Multiplikation Quelle [01]

237 Algorithmen II Fließkomma Addition 2 von 2 Übungsaufgaben 1. Aufgabe Welche Dezimalzahl wird durch das folgende 32-Bit Wort, interpretiert als IEEE 754 Gleitkommazahl, dargestellt? Aufgabe Gegeben seien die Gleitkommazahlen A = 1, und B = 1, Führen Sie die Operationen A+B, -A-B, A B aus. Das Resultat soll jeweils wieder auf vier Stellen gerundet werden. 3. Aufgabe Das Assoziativgesetz x + (y +z) = (x + y) +z gilt nicht generell innerhalb der Bereichsgrenzen für Gleitkommazahlen. Geben Sie ein einfaches Beispiel an, das diese Aussage belegt. Literatur [01] Eveking, Blank.: Vorlesung Rechnersysteme I und II., TU Darmstadt, WS 2000/ Vorgetragen von Prof. Dr. V. Iossifov, TI, FHTW Berlin

238 Algorithmen II Int Div und Mul ALGORITHMEN II. 11. Beschleunigung der ganzzahligen Division und Multiplikation Quelle: Hennessy, J.L., Patterson, D. A: Computer Architecture: A Quantitative Approach, 2. Edition

239 Algorithmen II Beschleunigung der ganzzahligen Division und Multiplikation 2 von 13 Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

240 Algorithmen II Beschleunigung der ganzzahligen Division und Multiplikation 3 von 13 Jede Schaltung repräsentiert einen unabhängig arbeitenden (3,2) Adder. In jedem Schritt das Bit aus P das geshiftet werden soll ist das Ls Bit der Summe. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

242 Algorithmen II Beschleunigung der ganzzahligen Division und Multiplikation 5 von 13 (a) Blockdiagramm eines Feldmultiplizierers; (b) die Eingänge des Feldes; (c) das Feld in expandierter Form um alle Addierer darzustellen. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

243 Algorithmen II Beschleunigung der ganzzahligen Division und Multiplikation 6 von 13 Multiplizierer von 8 Bit Zahlen. Der Multiplizierer ist in der Lage 8 Bit Zahlen mit etwa der Hälfte des Aufwandes aus Fig. A 27zu multiplizieren. Nach dem Ende des 2. Passes die Bits stömen in den "Carry-Propagate Adder (CPA)", Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

244 Algorithmen II Beschleunigung der ganzzahligen Division und Multiplikation 7 von 13 Die ersten zwei Adder arbeiten in parallel. Die Zwischenergebnisse werden dem 3. und 4. Adder zugeführt, welche auch in parallel arbeiten u.s.w. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

246 Algorithmen II Beschleunigung der ganzzahligen Division und Multiplikation 9 von 13 Die linke Summe zeigt, daß die Berechnung von ein Ergebnis von "0" liefert und der Carry Bit bekommt den Wert von "1". Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

247 Algorithmen II Beschleunigung der ganzzahligen Division und Multiplikation 10 von 13 Die X-Achse repräsentiert den i-ten Rest, welches dem Inhalt des (P,A) Registerpaares entspricht. Die Y-Achse zeigt den Wert des Restes nach einem zusätzlichen Divisionsschritt. Jeder Balken auf der rechten Grafik gibt die Dimension des r i Wertes, für welchen zulässig istden assoziierten wert von q i zu wählen. Quelle: [01] Prof. Dr. V. Iossifov, TI, FHTW Berlin

250 Algorithmen II Beschleunigung der ganzzahligen Division und Multiplikation 13 von 13 Literatur [01] Hennessy, J.L., and Patterson, D. A.: Computer Architecture: A Quantitative Approach, 2. Edition, Morgan-Kauffman, [02] Quelle: Hennessy, J.L., Patterson, D. A.: Computer Organization & Design: The Hardware/Software Interface, 2. Edition, Morgan-Kauffman, Prof. Dr. V. Iossifov, TI, FHTW Berlin

251 Data-range Limits