Halbleitertechnologie - Überblick der Halbleitertechnologie Dr. Th. Schreiber; Dr. L. Reindl, , Nr.

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1 Technology The complete wafer bumping production solution. Field proven components as evaporation sources, especially for UBM (low spitting, etc.) and bump metallization (large material quantities, extremely high rate at very low temperatures). Adjustable source to substrate distance optimizes use of coating materials while maintaining the required film thickness uniformity and angle of incidence specification. KHAN - multi tasking PC controller with SEMI standard requirements. Semi-automated dome loading assures accurate wafer handling. Technical performance Load capacity: 25 wafers (8" dia.) RF-etching equipment: For in-situ cleaning of substrates. Evaporation sources: Electron beam sources EBS digitally controlled with various types of crucibles (pot, multipocket, with liners) for all types of materials used for Flip Chip; Inductive heated sources; chimney sources for sublimating materials; special inductive heated sources for large quantities of evaporation materials (solder bumps). Process control system: For fully automatic production process sequence, based on SEMI standards (data collection, CECS I/II, alarm management, process statistics, real time trending, RGA integration, maintenance statistics, etc.). Thickness and rate controllers: Different types of quartz crystal monitors (single and multi-head monitors), Sentinel III spectroscopic rate and thickness controller - especially suited for a perfect control of co-evaporation (phasing)

2 Process Under bump metallization (UBM) Typical process sequence: Wafer preparation with degassing and optional RF sputter clean etch Evaporation of contact/adhesion layer: Cr (film thickness nm) Evaporation of diffusion barrier: Cr:Cu, (film thickness nm) Co-evaporation for perfect phasing from Cr to Cu. Evaporation of conductive layer: Cu (film thickness 0.4-0,6 µm) Evaporation of oxide protector (option): Au (film thickness 100 nm) Underbump metallization (UBM) Phasing from Cr to Cu PbSn solder bump structure BAK FLIPACK Process Solder bump metallization (PbSn) Typical process sequence: Evaporation of solder bumps: PbSn, (alloys: Pb40Sn60 or Pb95Sn5) Large capacity (up to 15 kg of PbSn alloy); Deposition rates nm/sec by high efficiency solid state generator for inductive RF source Long throw distance ( mm) for perpendicular evaporation through masks at large wafer sizes (8") Rate and film thickness control by Inficon s Sentinel III control system Efficient cooling of source assembly (with shutter) and surrounding tooling to avoid extensive heating of wafers and deposited material Exchange of the domes with the semiautomatic handling system

3 Load lock chamber: Loading / unloading of substrates while main chamber is pumped Degassing with quartz radiation heaters RF or ion beam etching to assure clean substrate surfaces and good adhesion Main chamber: Up to 5 planar magnetrons for following sputtering options: DC for metals or alloys like Au, Cr, Cu, TiW, Al, Ta, Ti, NiV, etc. Pulsed DC for low conductive materials TaN, TiN, etc. RF for dielectric materials like SiO2, Al2O3, etc. Pulsed DC bias for improved stress characteristics Co-sputtering for perfect phasing and increased throughput Moveable shutter between the sources to avoid crosscontamination Vertical sputtering for reduced defect densities Quartz radiation heaters for annealing processes LLS EVO A highly flexible batch sputtering system for advanced applications like several UBM processes. Load lock system for loading / unloading and pre-treatment of substrates Up to 5 planar magnetrons offer the ultimate in process flexibility Co-sputter capabilities enabling phases of up to three materials Easily convertible for different substrate sizes and shapes Fully automatic cassette-to cassette handling (option)

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5 Process examples UBM for Au bumps 1. and 5. sputter source TiW contact layer and diffusion barrier 2. and 4. sputter source TiW(N) diffusion barrier 3. sputter source Au protection layer, plating base UBM for solder bumps 1. sputter source AI contact layer 2. and 4. sputter source NiV diffusion barrier 3. and 5. sputter source Cu plating base and / or 2. sputter source Ti contact layer and diffusion barrier 3. and 5. sputter source Cu plating base Fully automatic cassette-to-cassette handling

6 CLUSTERLINE The cluster tool specifically designed for Advanced packaging for wafer sizes up to 300mm. Modular design for flexibility of process configuration and superior process control Mini environment load ports with 300mm FOUP or open casettes for 150/200mm Integration platform with eight ports for two cassette stations and up to six process modules Applications include all current PVD metallization steps, including pre- and post-treatment modules such as degas and ICP soft etch CLUSTERLINE for Packaging Designed for wafer sizes up to 300 mm with: Integration platform with magnetically driven robot without vacuum feedthroughs. Wafer alignment and cooling station. Degas process module. ICP soft etch module. Up to four (4) PVD process modules. Electrostatic chuck with gas conduction backside temperature control. Windows NT based control system with TI ControlWORKS software.

7 Typical performance (typical) InLigner: Vacuum wafer aligner for rotational prealignment (0.3 ) and centering of wafers (0.05 mm). InCooler: Wafer cooling rate (typical) 550 C to 70 C in 45 seconds. Degasing module: Quartz lamps (4 kw) for up to 600 C; 400 C heat up in 50 seconds. ICP soft etch module: SiO 2 removal, 1.3 nm/sec at 50 Volt, 3.5 nm/sec at 150 Volt self bias voltage. PVD heads with planar magnetron cathode: ARQ 151 for 150/200mm wafer; ARQ 300 for 300mm wafer. Electrostatic chuck with backside heater / cooler for precise temperature control and RF-Bias for stress control. Al - process: Power range up to 20.0 kw; deposition rate up to 1.1 nm/kw*sec. Ti process: Power range up to 6.0 kw; deposition rate up to 1.0 nm/kw*sec. NiV process: Power range up to 8.0 kw; deposition rate up to 1.1 nm/ kw*sec. Cu - process: Power range up to 20.0 kw; deposition rate up to 2.0 nm/ kw*sec.

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9 CLUSTERLINE NRG The cluster tool specifically designed for thin wafer applications like backside metallization of IGBTs, BICMOS and other discrete devices. Dedicated handling components for save operation and handling of ultra thin wafers down to < 100m m (no carrier substrates needed) Integrated pre- and post-treatment steps like dry clean etching and annealing on hot ESC to reduce additional handling steps Features Wafer sizes up to 200mm Electrostatic (ESC) and RF bias chuck for active stress control Clampless, recessed chuck to protect wafer front side In-situ annealing of Au or Al layers to the silicon back side Maximum material utilization for Au- and Pt alloy targets Sensing and control of wafer chipping

10 Typical performance Throughput with 100 m m thin wafers: wph (depending on process) Wafer breakage:< 1 / 5000 (thickness 150 m, diameter 150 m) System uptime: > 85% Process examples Back side metallization ICP soft etch: Typical temperature <200 C RF power kw MF power kw Gas flow 2 5 sccm Ar Etch rate > 1 nm/s Uniformity 10 15% Al deposition: Typical rate > 5 nm/s Specific resistivity (Ts>300 C) < 2.9 Ohm*cm Resistivity uniformity < ± 5% Resistivity reproducibility < ± 3% (wafer to wafer) Thickness uniformity < ± 5% Thickness reproducibility < ± 3% (wafer to wafer) Film stress (Ts>300 C) < 100 MPa tensile

11 Ti deposition: Typical rate > 2.5 nm/s Specific resistivity (Ts<200 C) 80 Ohm*cm Resistivity uniformity < ± 5% Resistivity reproducibility < ± 3% (wafer to wafer) Thickness uniformity < ± 5% Thickness reproducibility < ± 3% (wafer to wafer) Film stress (Ts<400 C) < 500 MPa tensile NiV deposition: Typical rate > 10 nm/s Specific resistivity (Ts<200 C) 60 Ohm*cm Resistivity uniformity < ± 5% Resistivity reproducibility < ± 3% (wafer to wafer) Thickness uniformity < ± 5% Thickness reproducibility < ± 3% (wafer to wafer) Film stress (Ts<400 C) < 500 Mpa tensile Ag deposition: Typical rate > 10 nm/s Specific resistivity (Ts<200 C) 2.8 Ohm*cm Resistivity uniformity < ± 5% Resistivity reproducibility < ± 3% (wafer to wafer) Thickness uniformity < ± 5% Thickness reproducibility < ± 3% (wafer to wafer) Film stress (thickness <3m m) < 100 Mpa tensile &

12 Diese Labor- Vakuum- Aufdampfanlage dient zur Erzeugung von metallischen und anderen leitenden Schichten bei einem Druck < 10-5 mbar.

13 Metall abscheiden: Sputtern Aluminium Siliziumdioxid Implantiert Wafer Metall abscheiden Beim Sputtern (engl: zerstäuben, auch Mikrosandstrahlen ) wird mit Hilfe einer Kathode ein Argon- Plasma erzeugt, mit dem die Sputterquelle bombardiert wird. Die herausgeschlagenen Metallatome werden mit Blenden, Kollimatoren genannt, auf die Wafer fokussiert und lagern sich dort in einer dünnen Schicht auf der Waferoberfläche ab.

14 Kupfer Siliziumdioxid Implantiert Wafer Kupfer abscheiden Kupfer abscheiden Kupfer leitet den Strom mit ca. 40% weniger Widerstand als Aluminium. Dadurch erhöht sich die maximale Taktrate einen Mikroprozessors bei ansonsten gleicher Ausführung um ca. 15%. Außerden ist Kupfer viel weniger anfällig gegen Elektromigration als Aluminium. (Bei den hohen Stromdichten, die in heutigen Chips aufgrund der kleinen Leiterbahnquerschnitte auftreten, können sich auch die einzelnen Atome durch den Leiter bewegen. Dadurch entstehen Löcher (voids) und schließlich Unterbrechungen in den Leiterbahnen.)

15 Kupfer abscheiden Siliziumdioxid Kupfer Implantiert Wafer Kupfer abscheiden Andererseits galt Kupfer immer als Halbleiterkiller. Kupfer diffundiert nicht nur sehr schnell in Silizium ein, sondern es verändert dabei auch noch die Eigenschaften von Silizium derart, daß Transistoren nicht mehr arbeiten. IBM gelang es, diese Hindernisse mit einer Schlüsseltechnologie zur Kupferstrukturierung zu überwinden, die sie Damascene nannten. Dies ist ein Verweis auf die Metallurgen im alten Damaskus, die im Mittelalter die am feinsten polierten Schwerter herstellten. IBM first used this technique to form "vias" - the small metal plugs that link separate layers of wiring in chips. In conventional deposition, a layer of metal and photoresist are deposited on a silicon wafer. Unwanted metal is then etched away with an appropriate chemical, leaving the desired pattern. Next, the spaces between the wires or vias are filled with silicon dioxide, and finally the entire wafer surface is polished to remove excess insulator. Damascene patterning involves the same number of steps, but reverses the order of deposition. The pattern of wires or vias is first formed by etching the oxide. The metal is deposited second, and the excess is removed by polishing. In both conventional and damascene patterning the process is repeated many times to form the alternating layers of wires and vias which form the complete wiring system of a silicon chip. To overcome copper's tendency to diffuse in silicon, IBM devised a means of depositing a complex copper structure on polyimide, a compound used as an electrical insulator in silicon chips.

16 Kupfer abscheiden Siliziumdioxid Kupfer Implantiert Wafer Kupfer abscheiden Der Damascene-Prozess benötigt gleich viele Prozessschritte, dreht aber die Reihenfolge um: Die Leiterbahn- oder Durchkontaktierungsstruktur wird dadurch geformt, indem eine Lage Siliziumdioxid geätzt wird. Im zweiten Arbeitsschritt wird das Metall aufgebracht, wobei nun der Metall-Überschuß durch einen Polierschritt entfernt wird. Sowohl im konventionellen als auch im Damascene-Prozess werden die einzelnen Arbeitsschritte sehr oft wiederholt um die benötigten vielen Metalllagen eines Chips zu erzeugen. Um das Kupfer daran zu hindern, in das Silizium einzudiffundieren, fügte IBM eine Diffusionsbarriere in Form einer Polyimidschicht (eine Verbindung die als Isolator in der Chipherstellung benutzt wird) ein.

17 Schicht-Abscheideverfahren Epitaxie, CVD (Chemical Vapor Deposition) und PECVD-Verfahren (Plasma Enhanced Chemical Vapor Deposition) Beruhen auf der Zersetzung eines Gases in der Nähe der Substratoberfläche (Pyrolyse). Eines der Reaktionsprodukte ist dabei ein fester Stoff, der sich auf der Oberfläche niederschlägt und eine neue Schicht bildet. Siliziumschichten lassen sich durch Verwendung von Silan (SiH 4 ) als Prozeßgas bilden. Der Unterschied zwischen Epitaxie, CVD und PECVD liegt in der Temperatur und als Konsequenz in der Qualität der erzeugten Siliziumschicht: Epitaxie: Bei ca C werden einkristalline Schichten erzeugt, die die Kristallordnung des ebenfalls einkristallinen Substrats (üblicherweise ein Siliziumwafer) übernehmen. CVD: Bei etwa 400 C entstehen polykristalline Siliziumschichten. Die Beschaffenheit der Substratoberfläche ist von geringer Bedeutung, so daß statt teurer einkristalliner Wafer praktisch beliebige Substrate wie z.b. Glas verwendet werden können. PECVD: Geringere Abscheidetemperaturen (<250 C) bei gleichzeitig höheren Abscheideraten

18 Chemical Vapor Deposition, or CVD is a broad class of processes using controlled chemical reactions to create layers on wafers. Prior to deposition, the wafer is usually cleaned with a Dry Plasma Etch process using either sulfur exafluoride (SF 6 ) or a combination of tetrafluoromethane (CF 4 ) and oxygen. CVD I The exact "recipes" used by Fullman-Kinetics clients like AMI, Atmel, Fujitsu, Hewlett Packard, IBM, IDT, Linear Technology, LSI Logic, Lucent Technologies, Micron Technology, Motorola, NCR, National Semiconductor, Oki Semiconductor, Sharp, SGS Thomson, Toshiba, Vitesse and Zilog are some of their most closely guarded secrets but typically, using nitrogen and hydrogen as carrier gases, CVD can produce a variety of layer types. For example, ammonia (NH 3 ) and dichlorosilane (H 2 SiCl 2 ) will produce a silicon nitride(si 3 N 4 ) layer. Silane(SiH 4 ) and oxygen are used to create silicon dioxide layers.

19 CVD II Special hybrids of silicon and metal called silicides can be used to create conductive layers. For example, tungsten hexafluoride (WF 6 ) is used to create a tungsten silicide layer. A variant of CVD called Plasma-Enhanced Chemical Vapor Deposition, or PECVD, uses a gas plasma to lower the temperature required to obtain a chemical reaction and achieve film deposition. Cleaning of CVD chambers is usually done using nitrogen trifluoride(nf 3 ) plasma. The CVD tools illustrated here are a special kind of multichamber CVD tool called a "cluster tool" that can perform multiple sequential operations automatically.

20 Parallelplatten-PECVD-Reaktor

21 PECVD Im PECVD-Reaktor wird zwischen dem Substrathalter, der als Elektrode dient, und einer weiteren Elektrode durch ein starkes elektrisches Feld ein Plasma gezündet. Durch die Energie des Feldes werden Bindungen des Silans aufgebrochen. Das Silan wird zersetzt, und die entstehenden Si- bzw. SiH- Radikale zersetzen weitere Silanmoleküle, bevor sie sich auf dem Substrat niederschlagen. So entsteht nach und nach eine Siliziumschicht. Das im PECVD-Prozeß entstehende Silizium besitzt wegen seiner amorphen oder mikrokristallinen Struktur eine sehr hohe Defektdichte und ist damit von minderer elektrischer Qualität. Reines amorphes Silizium ( -Si) wäre sogar elektrisch völlig unbrauchbar, da es eine sehr hohe Dichte von tiefen Störstellen (Dangling Bonds) aufweist, in denen Ladungsträger festgehalten werden und durch Zwischenniveau-Rekombination verlorengehen. Die Materialeigenschaften von amorphem hydrogenisiertem, also mit Wasserstoff versetztem Silizium ( -Si:H) sind wesentlich besser. In -Si:H binden die Wasserstoffatome Dangling Bonds in großer Zahl und reduzieren somit die Zustandsdichte in der Bandmitte. Da im PECVD-Verfahren amorphes Silizium aus Silan (SiH 4 ) abgeschieden wird, entsteht bei mäßigen Prozeßtemperaturen (<250 C) automatische eine Silizium-Wasserstoff- Legierung.

22 Dotierung beim PECVD Eine Dotierung der neu erzeugten Schicht ist ebenfalls möglich. Zu diesem Zweck können dem Gasstrom z.b. Phosphin (PH 3 ) zur n-dotierung oder Diboran (B 2 H 6 ) zur p-dotierung beigemischt werden. Diese Verbindungen zersetzen sich ebenso wie das Silan in der Nähe des Substrats, wobei elementares Phosphor bzw. Bor entstehen, die sich in die neue Siliziumschicht einlagern. Mit dem PECVD-Verfahren lassen sich des weiteren u.a. Siliziumnitrid (SiN x ), Siliziumoxid (SiO x ) und Siliziumoxidnitrid (SiO x N x ) sowie Diamant für integrierte optische Wellenleiter abscheiden. Das PECVD-Verfahren wird gerne verwendet, da amorpher Siliziumschichten großflächigen hergestellt werden können (z.b. aktive LC- Displays), der Prozess auf unterschiedlichsten Substraten arbeitet, bei einer geringen Temperatur abläuft (d.h. vorhandene Dotierungsprofile nicht verändert) und kostengünstig ist.

23 Ladeschleuse und Prozeßkammern einer Labor-Zweikammer-PECVD-Anlage zur Herstellung von dünnen amorphen Siliziumschichten Depositionskammern Ladeschleuse

24 UHV (Ultra HighVacuum)-Clusteranlage für PECVD, CVD und PVD(z.B. Sputteranlage für Metallisierung)

25 Dotierung beim PECVD Eine Dotierung der neu erzeugten Schicht ist ebenfalls möglich. Zu diesem Zweck können dem Gasstrom z.b. Phosphin (PH 3 ) zur n- Dotierung oder Diboran (B 2 H 6 ) zur p-dotierung beigemischt werden. Diese Verbindungen zersetzen sich ebenso wie das Silan in der Nähe des Substrats, wobei elementares Phosphor bzw. Bor entstehen, die sich in die neue Siliziumschicht einlagern. Mit dem PECVD-Verfahren lassen sich des weiteren u.a. Siliziumnitrid (SiN x ), Siliziumoxid (SiO x ) und Siliziumoxidnitrid (SiO x N x ) sowie Diamant für integrierte optische Wellenleiter abscheiden. Das PECVD-Verfahren wird gerne verwendet, da amorphe Siliziumschichten großflächiger hergestellt werden können (z.b. aktive LC-Displays), der Prozess auf unterschiedlichsten Substraten arbeitet, bei einer geringen Temperatur abläuft (d.h. vorhandene Dotierungsprofile nicht verändert) und kostengünstig ist.

26 Dotier-Techniken Dotieren ist möglich beim Ziehen des Kristalls durch Neutronenbestrahlung durch Legieren durch Diffundieren durch Implantieren