5.4 CMOS Schaltungen und VLSIDesign

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1 Kp5.fm Seite 447 Dienstg, 7. Septemer 2 : CMOS Schltungen und VLSI Design 447 r u u r id + + A. 5.39: Progrmmierrer Gitterustein 5.4 CMOS Schltungen und VLSIDesign Die Boolesche Alger eginnt mit Elementrschltern und konstruiert drus durch Negtion, Serien- und Prllelschltung elieige Schltkreise. Als Elementrschlter werden in der Pris Trnsistoren eingesett. Ein Trnsistor ht einen Eingng (Source), einen Ausgng (Drin) und einen Steuerungseingng (Gte). Legt mn eine Spnnung wischen Source und Drin, so fließt nur dnn Strom, flls uch eine Steuerspnnung m Gte nliegt. Wir eschränkenuns hier uf die modernere und stromsprende CMOS-Technik (complementr metl oide semiconductor), ei der sowohl p-mos ls uch n-mos Feldeffekttrnsistoren (MOSFET) in ueinnder komplementären Schltkreisen eingesett werden. CMOS- Schltungen verruchen im Gegenst u den älteren Schltungen mit Bipolrtrnsistoren nur wenig Strom ws uch einen geringeren Aufwnd ur Kühlung der Chips edingt. Die Schltung wird mit einer positiven Versorgungsspnnung (voltge of the common collector) etrieen, für die mn.b.2,9v (oder 5V) wählen knn. Die logischen Werte und entsprechen dnn idelerweise den Spnnungspegeln Vund 2,9 V. In der Pris knn mn er den Bereich -,5 Vls logisch und 2,4-2,9 V ls logisch interpretieren. logisch logisch illegler Bereich,5 2,4 2,9 Volt A. 5.4: Anloge und logische Werte Wir htten p-mosfets und n-mosfets ls idele Schlter eingeführt. In der Pris unterscheiden sich ihre Schltchrkteristiken je nchdem o sie n = oder nd = (ground=erde) ngeschlossen sind: p-mos-trnsistoren lssen ds Signl fst ungedämpft durch, während ds -Signl gedämpft wird, ei n-mos-trnsistoren ist es genu umgekehrt. Dher estehen CMOS-Schltungen immer us wei Teilschltungen - einer sogennnten pull-up Schltung, die für ds Ausgngssignl uständig ist und nur us p-mos Trnsistoren esteht sowie einer pull-down Schltung us n-mos-trnsistoren, die ds Ausgngssignl produiert.

2 Kp5.fm Seite 448 Dienstg, 7. Septemer 2 : Rechnerrchitektur Genu umgekehrt sind die Verhältnisse im Fll =. Jett liegen Gte und Source des n-mos uf gleichem Niveu, so dss dieser sperrt. Dgegen ist die Spnnung wischen Gte und Source des p-mos miml, so dss dieser öffnet und dem Ausgng ds gleiche Spn Pull-Up (pmos) Pull-Down (nmos) f(,,) A. 5.4: Aufu einer CMOS-Schltung ur Relisierung einer ooleschen Funktion f(,,) Selstverständlich muss dfür gesorgt werden, dss der Ausgng nie gleicheitig mit ( ) und mit () verunden sein knn. Dies hätte einen Kurschluss ur Folge! Aus diesem Grund sind pull-up und pull-down Schltung immer komplementär ueinnder ufgeut: Einer Prllelschltung im pull-up Teil entspricht eine Serienschltung im pull-down Kreis. Dies erklärt uch den Nmen CMOS (complementr MOS) Logikgtter in CMOS-Technik Die einfchste CMOS-Schltung ist der in der folgenden Figur geeigte CMOS-Inverter der nur us einem n-mos und einem p-mos esteht. Ist der Eingng =, so sperrt der p-mos Trnsistor, denn dessen Source und Gte liegen uf dem gleichen Spnnungsniveu. Gleicheitig ist m n-mos-trnsistor die Spnnung wischen Gte und Source miml, so dss dieser öffnet und m Ausgng ds Spnnungspegel =liegt. = p-mos n-mos = A. 5.42: CMOS-Inverter, Gttersmol und Schlttelle

3 Kp5.fm Seite 449 Dienstg, 7. Septemer 2 : CMOS Schltungen und VLSI Design 449 nungsniveu eschert wie dem Source des p-mos lso logisch. Insgesmt ht lso immer den entgegengesetten logischen Wert von, weshl die geeigte Schltung der Negtion entspricht. D im Allgemeinen p-mos Trnsistoren nur im pull-up Teil verwendet werden und n-mos nur im pull-down Teil, ist in diesen Fällen eine Spnnung wischen Gte und Source eines p- MOS gleichedeutend mitdem Signl m Gtter. Ds heißt, dss in einer CMOS-Schltung ein p-mos Trnsistor leitend ist, wenn logisch mgtter liegt und nlog ein n-mos Trnsistor, wenn logisch m Gtter liegt. Dies erklärt den Kreis im Schltild des p-mos Trnsistors. Vor diesem Hintergrund sind die folgenden Schltungen uch leichter u verstehen. Die erste Aildung eigt die CMOS-Schltung für NOR, ds Gttersmol und die Wertetelle. Mn sieht wie die Serienschltung im pull-up Teil einer Prllelschltung im pull-down-kreis entspricht. Nurwenn =und =sind, istder Ausgng mit ( ) verunden. Gleicheitig sind eide n-mos Trnsistoren gesperrt. Flls = oder = ist die Verindung von u () hergestellt. = pullup pulldown = = ( ) A. 5.43: CMOS Schltung für NOR, Gttersmol und Schlttelle Die CMOS-Schltungfür NAND ist dul ur Schltung für NOR. Die Dulität drückt sich drin us, dss ds pull-up Net der einen dem pull-down Net der nderen Schltung entspricht, woei selstverständlich im pull-up Teil stets nur p-mos und im pull-down Teil nur n-mos Trnsistoren verwendet werden.

4 Kp5.fm Seite 45 Dienstg, 7. Septemer 2 : Rechnerrchitektur pullup = pulldown = =( ) A. 5.44: CMOS Schltung für NAND,Gttersmol und Schlttelle Die Schltglieder für AND und OR werden durch nchgelgerte Inverter relisiert, wie in der folgenden Figur m Beispiel von AND geeigt wird. = A. 5.45: CMOS-Implementierung von AND CMOS-Entwurf Es ist nun einfch festustellen, wie eine elieige Schltung in CMOS entworfen werden knn. Sei f n der Boolesche Term. D die pull-down Schltung genu dnn ds Ergenis mit verinden soll, wenn f n = ist, negieren wir den Ausgngsterm u f n ', vereinfchen diesen, und interpretieren dnn jedes Literl ls n-mos Trnsistor, jedes + ls Prllelschltung, jedes ls Serienschltung. Im pull-up Teil leitet ein p-mos-trnsistor genu dnn, wenn sein Gte ist. Dher negieren wir lle Literle von f n, und uen die Schltung, die f ' n ' entspricht. Es folgt, dssdie pull-up Schltung und die pull-down Schltung ueinnder dul sind.

5 Kp5.fm Seite 45 Dienstg, 7. Septemer 2 : CMOS Schltungen und VLSI Design 45 Zur Illustrtion etrchten wir den Term f = ' + '. Für die pull-up-schltung invertieren wir die Literle und erhlten f''' = ' +, ws einer Prllelschltung von mit der Serienschltung von und entspricht. Für die pull-down-schltung vereinfchen wir f ' = ' + ' ' u + ', erhlten lso eine Reihenschltung von mit der Prllelschltung von und. Eigentlich muss mn jett noch die Negtion von ereitstellen. In der Pris ht mn u jeder Eingngsvrilen oft schon n nderer Stelle uch deren Negtion vorrätig, so dssmn diese einfch greifen knn. out A. 5.46: CMOS-Entwurf -Beispiel Entwurf von CMOS Chips Die geeigten CMOS Schltungen erwecken den Eindruck, ls müsse mn lle Logikgtter w. sogr die Trnsistoren eineln uen und diese dnn entsprechend verinden. In Wirklichkeit werden gne Schltungen nch dem logischen und dem CMOS-Entwurf nhnd von sogennnten Zelliliotheken entworfen. Es eginnt mit dem Entwurf der Schltung in einer modulren Hrdwreeschreiungssprche,.B. VHDL oder Verilog oder SstemC. In solchen Sprchen knn mn, ufgrund ihrer Modulrität, elieig komplee Schltungen speifiieren, simulieren und testen, evor mn die teure und ufwendige Herstellung des Chips in Angriff nimmt. Eine vollständigeverilog-implementierung einer CPU ist in dem Buch von K. Stroetmnn: Computerrchitektur (s. Literturvereichnis) ngegeen und genu erklärt. Die Beschreiung eines Volldierers in Verilog könnte folgendermßen eginnen: module fulldder(input,,c, output s, cout); sum s(,,c,s); crr c(,,c,cout); endmodule Ds Modul fulldder eieht sich uf wei Untermodule, sum und crr, von denen wir ds lettere schon direkt oolesch eschreien können. module crr(input,,c, output cout) ssign cout = (&) (&c) (&c); endmodule Die crr-schltung erechnet lso einfch den logischen Ausdruck + c+ c, der u +c (+) vereinfcht werden knn. Die Summe wird nlog ls c speifiiert.

6 Kp5.fm Seite 452 Dienstg, 7. Septemer 2 : Rechnerrchitektur Aus der Verilog-Beschreiung knn utomtisch die Netliste, d.h. die Teileliste mit ihren Verindungen, somit uch der Schltpln der CMOS-Schltung gewonnen werden. p c c p 3 p 2 cout A. 5.47: CMOS-Schltung urcrr-berechnung Rechts in der Aildung erkennt mn die tpische Inverter-Schltung. Links dneen wird unächst ds Komplement von +c (+)erechnet, ds dnn im Inverter wieder invertiert wird. Diese Schltung sieht uf den ersten Blick ußergewöhnlich us, d die Komplementrität von pull-up und pull-down Teil nicht unmittelr ersichtlich ist. Eigentlich müssten im pullup Teil die in Serie geschlteten p-mos Trnsistoren p und p 2 mit p 3 prllel geschltet sein. Dies knn mn er offensichtlich u der geeigten Schltung vereinfchen, die den Vorteil ht, dss nirgends mehr ls 2 Trnsistoren in Reihe geschltet sind. Wir wollen +c (+) implementieren. Weil wir uns die Invertierung jedes der Eingngssignle spren wollen, entschließen wir uns, ds Komplement f(,,c) = [ +c (+)]' u implementieren und dieses nschließend u invertieren. Für die Pull-up Schltung erhlten wir: f(',',c') = [' '+c' ('+')]' = (+) (c+ ) = (+) c+(+) ( ) = (+) c+( ) = ( ) + c (+). Für die Pull-down Schltung erhlten wir: f(,,c)' = [ +c (+)]'' = +c (+) lso die identische Schltung. Dmit hen wir geeigt, dss der Ausgngsterm selstdul, lso identisch u seinem dulen ist: f n ' = f ' n '. Nch der Erstellung der Netliste, d.h. der Liste ller Schltglieder mit ihren Verindungen, werden die Bestndteile der Schltung in Zelliliotheken gesucht, die ds lout der p- und n-dotierte Bereiche, Gtes, Isolierung Kontkte etc. estimmen, us denen dnn die Msken für ds Belichten, Äten und dotieren estimmt werden VLSI-Werkeuge Die Konstruktion kompleer CMOS-Chips knn heute nur mit umfngreicher Werkeugunterstütung gelingen. Der geeigte Bildschirmug eigt ds freie VLSI-Entwurfswerkeug Electric von Sttic Free Softwre. Mit diesem Sstem hen wir eine CMOS-Schltung,

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