Plazierung von unterschiedlich großen Komponenten in gleich große rekonfigurierbare Flächen unter Berücksichtigung der Signallaufzeiten

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Alfred Kirchner
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1 Fakultät für Elektrotechnik Professur für Technische Informatik Helmut Schmidt Universität/ Universität der Bundeswehr Hamburg Plazierung von unterschiedlich großen Komponenten in gleich große rekonfigurierbare Flächen unter Berücksichtigung der Signallaufzeiten 1 von 14

2 Grundidee Rechner der Zukunft Prozessor... Prozessor FPGA Besch Besch Prozessor Hauptspeicher Beschleuniger Besch Prozessor Beschleuniger Komponente 2 von 14

3 Anwendungsbereiche Bildbearbeitung Videobearbeitung Simulation physikalischer Phänomene Kryptographie Computerspiele 3 von 14

4 Grundprobleme Rechner der Zukunft Prozessor... Prozessor FPGA Besch Besch Prozessor Hauptspeicher Beschleuniger Granularitätsproblem Rekonfiguration von vielen unterschiedlich großen Komponenten zur Laufzeit Intra FPGA Vernetzung 4 von 14

5 Granularitätsproblem FPGA reconf Module Small CPU (PIC/ATmega) reconf Module CPU (A,MIPS) Problem Die Wahl der richtigen Partitionsgröße bei der Laufzeitrekonfiguration reconf Module reconf Module graue Boxen Endlicher Automat Verwendeter Platz innerhalb eines Modules 5 von 14

6 Granularitätsproblem - Grouping Solution CPU Core Idee Aufteilung in Gruppen von Modulen nach Größe CPU Core Endlicher Automat einfache boolsche Funktion 6 von 14

7 Granularitätsproblem - Granularity Solution CPU1 Core f 1 (B) f 2 (B) Idee Aufteilung in viele gleichgroße s mit identischer Signal Schnittstelle Endlicher Automat CPU2 Core einfache boolsche Funktion Laufzeitrekonfigurierbare Fläche 7 von 14

8 Beispiel Implementierung IOB IOB IOB Crossbar Switch Configurable Entity Block = laufzeitrekonfigurierbare Partition Input/Output Block 8 von 14

9 Beispiel Implementierung Uplink FPGA - reconfiguration plattform Ethernet/ Uart reconfiguration Module ICAP OCSN Switch OCSN Switch IOB OCSN Switch IOB Downlink Ethernet/ Uart Crossbar Switch IOB Input/Output Block Plazierung von Configurable unterschiedlich Entity großen Block Komponenten = in gleich große OCSN rekonfigurierbare OnChip Switching Flächen Network 8 von 14

10 Beispiel Plazierung: kleine CPU Fetch 0 Ctrl 1 0 ALU 1 Plazierung eines einfachen Prozessors mit Hilfe der Signallaufzeit-Matrix CSN 0 CSN 1 RegF 3 Dec CSN 2 CSN Fetch Ctrl RegF Dec ALU Läd Instruktionen aus dem RAM Steuerwerk des Prozessors Registersatz des Prozessors Dekodiert die Instruktionen Arithmetische und Logische Berechnungen 9 von 14

11 Signallaufzeit-Matrix , , Tabelle: Matrix der Signallaufzeiten für alle s in ns Configurable Entity Block = laufzeitrekonfigurierbare Partition 10 von 14

12 CSN - Taktraten CSN- Clk s (MHz) Clk c (MHz) Tabelle: Maximale Taktraten über einen Switch Clk s Clk c Takt bei Schaltwerken Takt bei Schaltnetzen mit 5ns als pessimistische Signallaufzeit durch das Schaltnetz 11 von 14

Floorplan der Beispiel Implementierung 0 1 0 1 CSN 0 CSN 1 3 2 3 2 0 1 0 1 CSN 2 CSN 3 3 2 3 2

13 Floorplan der Beispiel Implementierung CSN 0 CSN CSN 2 CSN Gelb CSN 0 Rot CSN 1 Grün CSN 2 Lila CSN 3 Hellblau belegte rekonfigurierbare Fläche 12 von 14

14 Ausblick Zukünftiges Forschungsziel: einfache Integration von FPGAs ins General-Purpose Computing Nutzung von FPGA Resourcen ähnlich wie USB Geräte Anweder kann FPGAs ohne Know-How nutzen 13 von 14

15 Danke Vielen Dank für Ihre Aufmerksamkeit! 14 von 14

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