CPLD-Platine 13a Kurzbeschreibung Stand:

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1 CPLD-PLATINE 1A KURZBESCHREIBUNG 1 CPLD-Platine 1a Kurzbeschreibung Stand: Zweck Aufbau, Programmierung und Betrieb von Versuchsschaltungen in einem CPLD Xilinx XC10 PC4. Formfaktor und Steckverbinder passend zum CPLD-Lehrgerät 1. Nutzung: Platzhalter Für sich allein (Stand Alone). Auf CPLD-Lehrgerät 1 aufgesteckt. Mehrere Module übereinandergestapelt (wie PC/104). Mit aufgesteckten Zusatzplatinen. Modul (oder mehrere Module nebeneinander) auf Basisplatine (Prinzip Motherboard). Ausstattung: CPLD mit Signalanschlüssen, Taktgenerator (Quarz), die verbleibenden Signale sind in neun E-A-Ports A, B, C, D, E, F, G, H, I zusammengefaßt, Programmiereinrichtung mit Parallelportschnittstelle, 1k, vier Bedientaster (nicht entprellt, aktiv Low), LED-Anzeige an Port H (acht LEDs, aktiv High), serielle Schnittstelle, 4poliger Steckverbinder PC/104 für Signale, Betriebsspannung und Masse, Spannungsversorgung: + V.

2 CPLD-PLATINE 1A KURZBESCHREIBUNG Ports der insgesamt Signalanschlüsse des CPLD-Schaltkreises sind zu insgesamt acht -Bit- Ports (A bis H) und einem 4-Bit-Port (I) zusammengefaßt. Das. Signal ist ein Taktsignal. Es wird von einem steckbaren Quarzgenerator geliefert (Ports A bis I). Die Ports A bis G sind an den 4poligen Steckverbinder geführt. An Port H sind über Treiberstufen acht LEDs angeschlossen (aktiv High). Port I kann mit den Signalen der seriellen Schnittstelle verbunden werden (Jumper). Zuordnung der Ports zu den CPLD-Pins: Bit Port A Port B Port C Port D Port E Port F Port G Port H Port I (KEY) 77 (GSR) 1 (TX) (KEY) (RX) (KEY1) 0 (CTS) 7 1 (KEY0) 1 (GCK) 7 7 (RTS) (RX1/INT0) 10 (GCK) (TX1/INT1) (GTS1) (GTS) (SYNC) Takt: (GCK1) Stromversorgung Die Betriebsspannung beträgt V. Sie ist von außen zuzuführen (über den 4poligen Steckverbinder oder über Klemmen). Tri-State-Erlaubnissignale Manchmal ist es zweckmäßig, ein im CPLD gebildetes Erlaubnissignal auf einen der zentralen Erlaubniseingänge (GTS...) zu geben. Hierzu ist eine Steckbrücke zwischen GTS und GTS1 vorgesehen (JP). Über einen der beiden Anschlüsse wird das Erlaubnissignal ausgegeben. Der jeweils anderer Anschluß ist dann der Erlaubniseingang für die Tri-State-Stufen. Der Es kann ein -Schaltkreis 1k bestückt werden. Alle Signale liegen auf dem 4poligen Steckverbinder. Somit ist es möglich, den von außen zu laden (beispielsweise von den Mikrocontrollern des CPLD-Lehrgeräts 1), wenn die CPLD im hochohmigen Zustand gehalten wird (generelles Rücksetzen über Signal GRS).

3 CPLD-PLATINE 1A KURZBESCHREIBUNG Einschränkungen bei Nutzung des : Port E0 ist Adreßbit A1. Taster KEY nicht nutzen und nicht betätigen. Port E7 ist Adreßbit A1. Ggf. nicht als SYNC-Signal (für Oszilloskop oder Logikanalysator) des CPLD-Lehrgeräts 1 nutzen (oder nur außerhalb der -Zugriffe). Werden CPLD-Platinen übereinandergestapelt, darf nur auf einer Platine der genutzt werden (Busverbindung). -Anschlüsse Aufbau der folgenden Tabellen: 1. -Signal. Kontakt des CPLD.. Portsignal. Adresse: A7 A A A4 A A A1 A F1 F0 D D4 D D D1 D0 A1 A1 A A1 A1 A A10 A A E7 E E E4 E0 F7 F F F Daten: DQ7 DQ DQ DQ4 DQ DQ DQ1 DQ C7 C C C4 C C C1 C0 Steuersignale: CE# WE# OE# 4 40 G G7 G

4 CPLD-PLATINE 1A KURZBESCHREIBUNG 4 Die serielle Schnittstelle Sie ist vorgesehen, um entsprechende Versuchsschaltungen erproben zu können. Externer Anschluß: Steckverbinder D-Sub f. Belegung als Datenkommunikationseinrichtung (DCE). Unterstützte Signale: TX = Port I0 RX = Port I1 CTS = Port I RTS = Port I Signalauswahl über Jumper JP. Ergänzende/alternative serielle Schnittstelle im CPLD-Lehrgerät 1: Ist als Hilfsprozessor ein Typ mit zwei seriellen Schnittstellen bestückt, so kann die zweite als Gegenstelle zu Schnittstellenschaltungen im CPLD verwendet werden (ähnlich der seriellen Schnittstelle auf dem Pollin-Steckmodul). TX Hilfsprozessor RX CPLD (Port F4). RX Hilfsprozessor TX CPLD (Port F). Jumper: JP1: GTS mit GTS1 verbinden. GTS ist dann Quelle des Erlaubnissignals (wird im CPLD gebildet und herausgeführt). Die gleiche Verbindung kann auch auf dem CPLD-Lehrgerät 1 gesteckt werden (dort JP). JP: Nutzung der seriellen Schnittstelle (jedes Signal hat eine eigene Steckbrücke). JP: Volle Betriebsspannung an Pin 1 der Parallelschnittstelle (Parallelportsignal ERR#) zur Speisung einer angesteckten Programmiereinrichtung. JP4: Auswahl TDI (Daisy-Chain-Programmierung). JP: Auswahl TDO (Daisy-Chain-Programmierung). JP: -Nutzung erlauben. Wenn gesteckt, kann der Erlaubniseingang CE# von PORT_G angesteuert werden.

5 CPLD-PLATINE 1A KURZBESCHREIBUNG Portübersicht Aufbau der folgenden Tabellen: 1. Bitindex im Port.. Kontakt des CPLD.. Kontakt des 4poligen Steckverbinders. 4. Mikrocontrolleranschlüsse (Ports) des CPLD-Lehrgeräts 1. M = Hauptprozessor, A = Hilfsprozessor. Port A: M_A7 M_A M_A M_A4 M_A M_A M_A1 M_A0 Port B: M_B7 M_B M_B M_B4 M_B M_B M_B1 M_B0 Port C: M_C7 M_C M_C M_C4 M_C M_C M_C1 M_C0 Sonderfunktionen: DQ7 DQ DQ DQ4 DQ DQ DQ1 DQ0

6 CPLD-PLATINE 1A KURZBESCHREIBUNG Port D: A_A7 A_A A_A A_A4 A_A A_A A_A1 A_A0 A A4 A A A1 A0 Sonderfunktionen: GTS GTS1 A A4 A A A1 A0 Port E: A_B7 A_B A_B A_B4 A_B A_B A_B1 A_B0 Sonderfunktionen: (SYNC) A1 A1 A A1 KEY0# KEY1# KEY# KEY# A1 KEY#...0# sind die vier Taster. SYNC ist ein Meßpunkt auf dem CPLD-Lehrgerät 1. Port F: A_C7 A_C A_D A_D A_C A_C A_C1 A_C0 Sonderfunktionen: A A10 TX1/INT1 RX1/INT0 A A A7 A

7 CPLD-PLATINE 1A KURZBESCHREIBUNG 7 TX1INT1; RX1/INT0 (nur mit CPLD-Lehrgerät 1): Zweite serielle Schnittstelle oder Interruptauslösung. Die Schaltung im CPLD kann das Lehrgerät als Gegenstelle einer seriellen Verbindung nutzen oder im Hilfsprozessor Interrupts auslösen (anwendungsspezifische Programmierung). Port G: M_D4 A_D7 A_D4 M_D A_D A_C A_C4 M_D7 Sondersignale: WE# CE# OE# GCK (SYNC) GCK SYNC ist ein Meßpunkt auf dem CPLD-Lehrgerät 1. GSR Port H: LED-Anzeige: Port I: Serielle Schnittstelle: RTS CTS RX TX

8 CPLD-PLATINE 1A KURZBESCHREIBUNG

9 CPLD-PLATINE 1A KURZBESCHREIBUNG Der Programmer Die Schaltung ist gegenüber dem Original der Fa. Xilinx vereinfacht. Pin Parallelport-Signal Programmer-Signal Nutzung 1 STB# D0 DIN TDI D1 CLK TCK 4 D TMS_IN TMS D CTRL Aufschalten auf TCK, TDI und TMS D4 PROG TDO auf Low ziehen 7 D D PRS_DETECT Erkennen der Anwesenheit D7 10 ACK# BUSY PRS_DETECT Erkennen der Anwesenheit 1 PE PRS_DETECT Erkennen der Anwesenheit 1 SELECT (SEL) DONE TDO AF 1 ERROR# (ERR#) SENSE Betriebsspannung 1 INIT# SELIN# 1 GND 1 GND 0 GND 1 GND GND GND 4 GND GND Halbfett = Ausgang, kursiv = nicht genutzt. Pin : Im Original-Xilinx-Programmer genutzt, aber hier nicht.

10 CPLD-PLATINE 1A KURZBESCHREIBUNG 10 Die Betriebsspannung an Pin 1: a) Bei Programmierung über den herkömmlichen Parallelport eines Personalcomputers: JP offen. Es wird ein High-Pegel angeboten, anhand dessen die Programmiersoftware die Anwesenheit eines Programmers erkennen kann. b) Bei Programmierung über einen angesteckten Programmieradapter (mit Mikrocontroller, USB usw.): JP kann gesteckt werden. Dann stehen an Pin 1 die + V zur Speichung des Programmieradapters zur Verfügung (Direktverbindung zu ). Ggf. kann auch die CPLD-Platine vom USB gespeist werden. Daisy-Chaining beim Programmieren Maximal drei Module. Eines ist der Master. Dort ist das Parallelportkabel angeschlossen. Die Slaves werden über ein adriges Flachbandkabel nachgeschaltet. Konfigurationseinstellung mittels JP4 und JP: a) Nur Master CPLD-TDI an TDI (vom Programmer) CPLD-TDO nach TDO (zum Programmer) b) Master und 1 Slave Master: CPLD-TDI an TDI (vom Programmer) CPLD-TDO nach TD1 (zum TDI des Slaves) Slave: CPLD-TDI an TD1 (vom TDO des Masters) CPLD-TDO nach TDO (zum Programmer) c) Master und Slaves Master: CPLD-TDI an TDI (vom Programmer) CPLD-TDO nach TD1 (zum TDI des 1. Slaves) 1. Slave: CPLD-TDI an TD1 (vom TDO des Masters) CPLD-TDO nach TD (zum TDI des. Slaves). Slave: CPLD-TDI an TD (vom TDO des 1. Slaves) CPLD-TDO nach TDO (zum Programmer)

11 TCK_DC TMS_DC CTRL_DC TD1 TD TDO TDI JP4 CPLD_TDI JP CPLD_TDO CPLD-Platine 1a Daisy-Chaining 1 Master allein Stand: 1. vom 0.. 1

12 TCK_DC TMS_DC CTRL_DC TD1 TD Master TDO TDI JP4 CPLD_TDI JP CPLD_TDO TCK_DC TMS_DC CTRL_DC TDI TD1 TD Slave JP4 TDO CPLD_TDI JP CPLD_TDO CPLD-Platine 1a Daisy-Chaining Master + 1 Slave Stand: 1. vom 0.. 1

13 TCK_DC TMS_DC CTRL_DC TDI Slave JP4 TDO CPLD_TDI JP CPLD_TDO TCK_DC TMS_DC CTRL_DC TDI Slave JP4 TDO CPLD_TDI JP CPLD_TDO CPLD-Platine 1a Daisy-Chaining Slaves Stand: 1. vom 0.. 1

14 PORT_ PORT_ A0 B0 C0 D0 E0 F0 H0 H I0 DQ0 A0 A1 A LED0 LED TX KEY# CPLD FB 1 FB 71 XC10 7 PC DQ1 A1 KEY# A7 LED1 LED7 RX A1 B1 C1 D1 E1 F1 H1 H7 I1 A B C D E F H I G1 A B C DQ A KEY1# A LED CTS DQ FB FB DQ A KEY0# A LED RTS WE# A1 A B C D E F H I G G7 E A4 B4 C4 D4 E4 F4 H4 G F A7 B7 DQ4 A4 A1 RX1/INT0 LED4 OE# A FB FB 1 1 A SYNC DQ A A TX1/INT1 LED DQ7 CE# A1 A A B C D E F H C7 G E7 F7 CPLD-Platine 1a CPLD-Schaltkreis (1) Blatt 1 von Stand: 1. vom 0.. 1

15 CLK PORT_G4 GCK PORT_G GCK 10 1 GCK 1 GCK GCK PORT_D PORT_D7 GTS1 GTS 7 77 GTS 1 GTS PORT_G0 GSR 77 GSR CPLD_TDI TMS TCK TDI TMS TCK V CCIO V CCIO V CCINT V CCINT V CCINT TDO GND GND GND GND GND GND CPLD_TDO CPLD-Platine 1a CPLD-Schaltkreis () Blatt von Stand: 1. vom 0.. 1

16 PORT_G PORT_G PORT_E0 KEY#A1 PORT_G7 PORT_E4 PORT_E PORT_E PORT_E7 PORT_A0 PORT_A PORT_A4 PORT_A PORT_A1 PORT_A PORT_A PORT_A7 PORT_B0 PORT_B PORT_B4 PORT_B PORT_B1 PORT_B PORT_B PORT_B7 PORT_C0 PORT_C PORT_C4 PORT_C PORT_D0 PORT_D PORT_D4 PORT_F4 GTS PORT_C1 PORT_C PORT_C PORT_C7 PORT_D1 PORT_D PORT_D PORT_F PORT_F0 PORT_F PORT_G1 PORT_F PORT_F1 PORT_F PORT_G4 PORT_F7 PORT_G4 PORT_E KEY0# PORT_E1 KEY# PORT_D GTS1 PORT_E PORT_G0 PORT_G PORT_D7 J1 KEY1# GSR GCK GTS4 GTS GCK CPLD-Platine 1a Steckverbinder PC/104 Blatt von Stand: 1. vom DQ0 DQ DQ4 DQ DQ DQ DQ7 DQ1 WE# CE# OE# A1 A1 A0 A1 SYNC A A4 A1 A A A A7 A A A10 A A

17 + V Klemmenblock,,0 mm Verpolschutz S D Q1 GND J 100k G R4 100 µf C 0R R LED PWR PORT_D GTS JP1 GTS1 PORT_D7 Stützkondensatoren: 10n Keramik MHz MP INTERNAL_CLOCK MP1 CPLD-Platine 1a Stromversorgung und Takt Blatt 4 von Stand: 1. vom 0.. 1

18 1 µ C PORT_I0 PORT_I1 PORT_I PORT_I C10 C TX RX CTS RTS 1 µ 1 µ U GND C1+ T1IN R1OUT TIN ROUT MAX VS+ C1- C+ C- VS- T1OUT R1IN TOUT RIN µ C1 1 µ C1 1 4 J1 7 JP CPLD-Platine 1a Serielle Schnittstelle Blatt von Stand: 1. vom 0.. 1

19 PORT_H U ULN0 I0 I1 I I I4 I I I7 O0 O1 O O O4 O O O R4 0R LED0 LED1 LED LED LED4 LED LED LED7 GND V CLAMP 1 CPLD-Platine 1a LED-Anzeige Blatt von Stand: 1. vom 0.. 1

20 4 * 4k7 KEY0# PORT_E KEY1# PORT_E KEY# PORT_E1 KEY# PORT_E0 TCK_DC TMS_DC CTRL_DC TDI TD1 TD JP4 TDO CPLD_TDI JP CPLD_TDO CPLD-Platine 1a Taster und Daisy-Chaining Blatt 7 von Stand: 1. vom 0.. 1

21 JP STB# D0 D1 D D D4 D D D7 ACK# BUSY PE SEL AF ERR# INIT# SELIN# 00 4k7 74HC p TDO TDI TCK 100p TCK_DC TMS_DC CTRL_DC p TMS CPLD-Platine 1a Programmer Blatt von Stand: 1. vom 0.. 1

22 PORT_D0 PORT_D1 PORT_D PORT_D PORT_D4 PORT_D PORT_F0 PORT_F1 PORT_F PORT_F PORT_F PORT_F7 PORT_E0 PORT_E4 PORT_E PORT_E PORT_E7 PORT_G7 PORT_G A0 A1 A A A4 A A A7 A A A10 A A1 A1 A A1 A1 CE# WE# OE# CE 1k DQ0 DQ1 DQ DQ DQ4 DQ DQ DQ7 VSS NC PORT_C0 PORT_C1 PORT_C PORT_C PORT_C4 PORT_C PORT_C PORT_C7 PORT_G JP k k CPLD-Platine 1a Blatt von Stand: 1. vom 0.. 1