1,8V Flash and SRAM 28F3208W30

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Herbert Dresdner
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1 ,8V Flash and SRAM 28F328W3 Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 33,8V Flash and SRAM 28F328W3 BGA-Gehäuse Auf 7x9 mm Fläche 28MBit Flash und 8MBit SRAM Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 34

2 SRAM Zelle in Bipolartechnik Lesen Y L /L +U B Über die X und die Y Leitung wird die Speicherzelle aktiviert. Beim Lesen fließt Strom über die /L- oder L-Leitung, die am Emitter des leitenden Transistor angeschlossen ist. X Q /Q Datenbit I E (Strom steht für ) Mit Komparatoren wird der Strom über R gemessen. Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 35 SRAM Zelle in Bipolartechnik X - Schreiben Y L /L I CE Q /Q A +U B Durch die auf der /L Leitung wird der Transistor nicht mehr leiten. Es kann kein Strom I CE mehr fließen (alle Emitter sind auf ). Am Knoten A wird der Pegel von auf wechseln. Datenbit Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 36 2

3 SRAM Zelle in Bipolartechnik - Schreiben Y L /L +U B X Q /Q I CE Datenbit Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 37 MCM63D736 28Kx32 SRAM 32 Datenbit Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 38 3

4 SRAM Zelle in NMOS-Technik Lesen der Speicherzelle L +5V /L R R X Y Strom für Leseverstärker Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 39 SRAM Zelle in NMOS-Technik Speichern einer L +5V /L R R X Y Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 4 4

5 SRAM Zelle in NMOS-Technik Speichern einer L +5V /L R R X Y Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 4 SRAM in CMOS Lesen einer VCC (5V) /S - Spaltenleitung S - Spaltenleitung (V) Zeilenleitung Strom für Leseverstärker Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 42 5

6 SRAM in CMOS Speichern einer VCC (5V) /S - Spaltenleitung S - Spaltenleitung (V) Zeilenleitung Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 43 SRAM in CMOS Speichern einer VCC (5V) /S - Spaltenleitung S - Spaltenleitung (V) Zeilenleitung Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 44 6

7 DRAM Zelle in NMOS Datenlesen Daten Input Das C wird durch die Kapazität des MOSFET-Gate gebildet. Daten Output Datenschreiben Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 45 DRAM Zelle in NMOS nicht aktivierte Zelle mit gespeicherter Datenlesen Daten Input Daten Output Datenschreiben beliebig hochohmig Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 46 7

8 DRAM Zelle in NMOS Speichern einer Datenlesen Daten Input Daten Output Datenschreiben hochohmig Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 47 DRAM Zelle in NMOS nichtaktive Zelle mit gespeicherter Datenlesen Daten Input Daten Output Datenschreiben beliebig hochohmig Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 48 8

9 DRAM Zelle in NMOS Lesen der gespeicherten Datenlesen Daten Input Daten Output Datenschreiben beliebig Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 49 Spezielle Speicher Dateneingang Adressen Steuersignale Eingang Speicher Ausgang LIFO FIFO Bidirektionale FIFO FIFO mit Mailbox Dual-Port-RAM X-Port-RAM Datenausgang Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 5 9

10 LIFO Speicher Dateneingang Bussystem RAM Stackpointer +/- Decodierer Datenausgang Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 5 FIFO - Speicher Port A Adressen Steuersignale Interrupt Port A FIFO-Steuerung RAM Daten Port A Statussignale: Voll Halbvoll Leer Löschen Reset Port B Adressen Steuersignale Interrupt Port B Datenbreite:,4,8,9,6,32 Bit Daten Port B Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 52

11 FIFO mit SISO, SIPO, PISO, PIPO Adressen Steuersignale Interrupt Input Daten parallel oder seriell ein FIFO-Steuerung RAM Möglicher Datentransfer über den FIFO SISO Seriell In Seriell Out SIPO Seriell In Parallel Out PISO Parallel In Seriell Out PIPO Parallel In Parallel Out Output Daten parallel oder seriell aus Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 53 FIFO Bidirektional mit Mailbox Bus System A Port A FIFO A Port B Bus System B Mailbox A Register Port A Mailbox B Register Port B FIFO B Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 54

12 Organisation FIFO Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 55 Dual-Port RAM Bus System A Businterface RAM Businterface Bus System B RAM Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 56 2

13 Bussystem - Datenschreiben An...A Adressleitungen /MR Memory Request /RD Read /WR Write Dn...D Datenleitungen Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 57 Bussystem - Datenlesen An...A Adressleitungen /MR Memory Request /RD Read /WR Write Dn...D Datenleitungen Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 58 3

14 Wechsel der Speicherart ROM / RAM ROM Hauptspeicher RAM Für den Bootvorgang ist ROM aktiv. Am Ende des Bootvorgangs wird der ROM ausgeblendet und der RAM eingeblendet. Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 59 Seiteneinblendung im Speicher Hauptspeicher Seite 3 Zieladresse Seite Seite 2 CS3 Seite CS2 Seite CS CS Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 6 4

15 Seitenadressierung im Speicher Zieladresse ZA2 ZA ZA Adressierung auf der Seite A...A Aktuelle Adresse A3 A2 A Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 6 Chipselect Generierung P Seitenauswahl P Register Laden Speicher Schreib- Oder Lesevorgang Aktuelle Adresse Zieladresse /RD /MR /WR A A2 A3 ZA ZA ZA2 Register NOR NOR Vergleicher OR AND DEMUX CS CS CS2 CS3 Wenn die Zieladresse mit der aktuellen Adresse übereinstimmt und ein Speicherzugriff erfolgt, wird der Decoder für die ausgewählte Seite das CSx generieren. Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 62 5

16 ZA = Chipselect Generierung Speicherzugriff erfolgt bei RD= und MR= oder WR= und MR= M = RD MR + WR MR Die Zieladresse wird aus dem Vergleich von ZA3...ZA (Zieladresse) im Speicherband und den aktuellen Adressbits A3..A gewonnen. ( ZA2 A3) + ( ZA2 A3) ( ZA A2) + ( ZA A2) ( ZA A) + ( ZA A) Das Chipselect CS3..CS wird aus den Page Bits P..P, dem Speicherzugriff und den Zieladressen gewonnen. CS = P P ZA M CS = P P ZA M CS2 = P P ZA M CS3 = P P ZA M Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 63 6

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