1. Basiskomponenten eines Rechners 1.3 Befehlssatzarchitekturen (1) Mehr Flexibilität beim Datenzugriff. Vier Klassen von Befehlssatz-Architekturen

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1 1.3 Befehlssatzarchitekturen (1) Bisher: weitgehende feste Zuordnung der Daten zu Registern Zu inflexibel Mehr Flexibilität beim Datenzugriff Vier Klassen von Befehlssatz-Architekturen 73

2 1.3 Befehlssatzarchitekturen (2) Vier Klassen von Befehlssatz-Architekturen 74

3 1.3 Befehlssatzarchitekturen (3) Zugehörige Befehlssequenzen für Befehl C = A + B Vergleich der Anzahl Speicher-/Register-Operanden pro ALU-Befehl 75

4 1.3 Befehlssatzarchitekturen (4) Vergleich der Vor- und Nachteile der verschiedenen Befehlssatzarchitekturen (1) Typ Vorteile Nachteile Register- Register (0,3) Die Befehle fester Länge lassen sich einfach kodieren Einfaches Schema zur Kodeerzeugung Alle Befehle benötigen ähnlich viele Taktzyklen zu ihrer Ausführung Mehr Befehle als bei Architekturen, die einen direkten Speicherzugriff in den Befehlen ermöglichen zusammen mit der geringeren Dichte der Befehle führt dies zu längeren Programmen. 76

5 1.3 Befehlssatzarchitekturen (5) Vergleich der Vor- und Nachteile der verschiedenen Befehlssatzarchitekturen (2) Typ Vorteile Nachteile Register- Memory (1,2) Daten sind ohne vorherigen Lade-Befehl zugreifbar Das Befehlsformat ist leicht zu kodieren und erreicht eine gute Dichte Operanden sind nicht gleichwertig, da einer der beiden Quelloperanden bei einer binären Operation überschrieben wird die nötige Taktzahl eines Befehls variiert abhängig vom Speicherort des Operanden 77

6 1.3 Befehlssatzarchitekturen (6) Vergleich der Vor- und Nachteile der verschiedenen Befehlssatzarchitekturen (3) Typ Vorteile Nachteile Memory- Memory (2,2) oder (3,3) Am kompaktesten Es werden keine Register für Zwischenergebnisse verschwendet Starke Unterschiede bzgl. der Länge der Befehle, vor allem bei Befehlen mit 3 Operanden Folglich starke Unterschiede bei der Abarbeitung der Befehle -> schlecht für Pipelining Speicherzugriffe erzeugen einen Speicherflaschenhals Speicher-Speicher-Adressierung wird daher in der Praxis nicht eingesetzt 78

7 1.3 Befehlssatzarchitekturen (7) Nächster Schritt: Adressierung des Speichers? In der Regel Byte-Adressierung 8 (Byte), 16 (Halbwort), 32 (Wort), 64 (Doppelwort) Bits Reihenfolge der Byte-Ablage entscheidend 2 Richtungen beginnend von rechts nach links mit dem nieder-wertigsten Ende ( least-significant ) das kleine Ende ( little endian ) beginnend mit dem höchst-wertigsten Ende ( most-significant ) das große Ende ( big endian )

8 1.3 Befehlssatzarchitekturen (8) Anordnung des Wortes im Speicher (engl: alignment) Ein Objekt (Wort, Halbwort, ) bestehend aus s Bytes abgelegt im Speicher unter Adresse A ist exakt ausgerichtet (engl.: aligned) wenn gilt: A mod s = 0 80

9 1.3 Befehlssatzarchitekturen (9) Warum ist dieses Alignment wichtig? Nicht ausgerichtete Anordnungen verkomplizieren den Speicherzugriff Speicher häufig in Bänken organisiert Zugriff entlang den Zeilen einer Bank Nicht ausgerichtete Objekte erfordern mehrfache Speicherzugriffe s. Tafel 81

10 1.3 Befehlssatzarchitekturen (10) Interpretationen der Speicheradresse nun (hoffentlich) klar Nächster Schritt Adressierungsmodi: Wie werden die Adressen in Befehlen spezifiziert? betrifft Register, Speicherorte aber auch Konstanten Man unterscheidet folgende Adressierungsmodi Register Unmittelbar (literal oder immediate) Register mit Verschiebung (displacement) 82

11 1.3 Befehlssatzarchitekturen (11) Register indirekt Indiziert Direkte Adressierung 83

12 1.3 Befehlssatzarchitekturen (12) Indirekt über Speicher Indirekt mit automatischer Inkrementierung/Dekrementierung Skaliert: Register-Adressierung mit Index und Verschiebung 84

13 1.4 Beispiele für Assembler-Programmierung MIPS R2000 CPU und FPU 85 MIPS R2000 CPU and FPU. Copyright 2009 Elsevier, Inc. All rights reserved.

14 1.4 Beispiele für Assembler-Programmierung MIPS - Systemaufrufe System services. Copyright 2009 Elsevier, Inc. All rights reserved. 86

15 1.4 Beispiele für Assembler-Programmierung Mars-Simulator 87

16 1.4 Beispiele für Assembler-Programmierung Assembler-Programm 88 # Compute first twelve Fibonacci numbers and put in array, then print.data fibs:.word 0 : 12 # "array" of 12 words to contain fib values size:.word 12 # size of "array".text la $t0, fibs # load address of array la $t5, size # load address of size variable lw $t5, 0($t5) # load array size li $t2, 1 # 1 is first and second Fib. number sw $t2, 0($t0) # F[0] = 1 sw $t2, 4($t0) # F[1] = F[0] = 1 addi $t1, $t5, -2 # Counter for loop, will execute (size-2) times loop: lw $t3, 0($t0) # Get value from array F[n] lw $t4, 4($t0) # Get value from array F[n+1] add $t2, $t3, $t4 # $t2 = F[n] + F[n+1] sw $t2, 8($t0) # Store F[n+2] = F[n] + F[n+1] in array addi $t0, $t0, 4 # increment address of Fib. number source addi $t1, $t1, -1 # decrement loop counter bgtz $t1, loop # repeat if not finished yet. la $a0, fibs # first argument for print (array) add $a1, $zero, $t5 # second argument for print (size) jal print # call print routine. li $v0, 10 # system call for exit syscall # we are out of here. Fortsetzung nächste Folie

17 1.4 Beispiele für Assembler-Programmierung Assembler-Programm ######### routine to print the numbers on one line..data space:.asciiz " " # space to insert between numbers head:.asciiz "The Fibonacci numbers are:\n".text print: add $t0, $zero, $a0 # starting address of array add $t1, $zero, $a1 # initialize loop counter to array size la $a0, head # load address of print heading li $v0, 4 # specify Print String service syscall # print heading out: lw $a0, 0($t0) # load fibonacci number for syscall li $v0, 1 # specify Print Integer service syscall # print fibonacci number la $a0, space # load address of spacer for syscall li $v0, 4 # specify Print String service syscall # output string addi $t0, $t0, 4 # increment address addi $t1, $t1, -1 # decrement loop counter bgtz $t1, out # repeat if not finished jr $ra # return 89

18 1.5. Speicherarchitekturen Speicherarchitekturen (und Speichertechnologie) Arbeitsspeicher Registerspeicher Flip / Flops Latches RAM / ROM Speicher Entwicklung Architektur Arbeitsspeicher Hintergrundspeicher Magnetische Speicher Optische Speicher 90

19 1 Basiskomponenten eines Rechners Registerspeicher Flanken-gesteuert durch Taktflanke (Übergang C von 1- auf 0-Pegel) 91

20 1 Basiskomponenten eines Rechners Registerspeicher Flip-Flops Grundelement Wahrheitstafel RS-Flip-Flop R S Q Q 0 0 Q Q X X 92

21 1 Basiskomponenten eines Rechners Registerspeicher D-Flip-Flop Pegel-gesteuert durch Taktzustand (1- oder 0-Pegel) C D Q 0 0 Q 0 1 Q Zugehörige Gatterlogik 93

22 1 Basiskomponenten eines Rechners Registerspeicher RS-Flip-Flop Mit NOR- bzw. mit NAND-Gattern realisierbar RS-Flip-Flop auf Transistorebene 94

23 Arbeitsspeicher RAM/ROM ROM Speicher ROM (read only memory) Nur lesbar nicht schreibbar Realisierbar über PLA (Programmable Logic Array) 95

24 Arbeitsspeicher RAM/ROM Wahrheitstafel für einen ROM-Speicher 96

25 Arbeitsspeicher RAM/ROM Zugehöriger 64-Bit ROM-Speicher 97

26 Arbeitsspeicher RAM/ROM RAM (Random Access Memory) DRAM SRAM Haupt- oder Arbeitsspeicher heute fast immer in DRAM (dynamic RAM) Cache und Hochleistungsrechner: SRAM (static RAM) DRAM-Chips Speichermatrix mit einer oder einigen 1-Bit-Speicherzellen an Knotenpunkten Vorteil: sehr kompakt Nachteil: zerstörendes Lesen; Zeile vom Lese-/Schreibverstärker wieder zurückschreiben 98

27 Arbeitsspeicher RAM/ROM Speicherzelle: Transistor plus Kondensator Adressleitung Bitleitung Adressierung über Zeile und Spalte im Multiplexbetrieb über Zeilenadresse gesamte Zeile in Puffer auslesen über Spaltenadresse Bit oder Bits adressieren aufgrund von Leckströmen etwa alle 8 ms jede Zeile periodisch neu schreiben (refresh) 99

28 Arbeitsspeicher SRAM-Speicherzelle Basiert auf Flip-Flop + ansteuernde Transistoren (T 5, T 6 ) dadurch zerstörungsfreies Lesen größer als DRAM-Zelle: 6-8 Transistoren schneller: ~ Faktor 8 geringere Kapazität: ~ Faktor 8 100

29 Arbeitsspeicher RAM/ROM Zugriffszeit SRAM Zugriffszeit gleich Zykluszeit (~ ns) DRAM Zugriffszeit 5-6 ns Zykluszeit, Zeit bis nächste Adresse angelegt werden kann (Faktor 5-6 höher) grundlegender Aufbau für größere Wortbreiten parallele Anordnung und Ansteuerung von nebeneinander angeordneten Speicherbausteinen 101

30 Arbeitsspeicher Architektur Beispiel: byte-adressierbarer 16 MByte Speicher mit 32-Bit Worten aus 4M 1-Bit DRAMs 102 Speicher-Kontroller (memory controller) sorgt für Adressinterpretation Wortadressierung und Auswahl einer oder mehrerer Byte-Blöcke Speicher-Bank (memory bank): parallel angeordnete Speicherbausteine und Speicher-Kontroller

31 Arbeitsspeicher Architektu Speicherverschränkung (memory interleaving) Zykluszeit bremst Prozessor Bsp.: 400 MHz Prozessor 50 ns Zykluszeit (!) kann Prozessor auf Speicher zugreifen Lösung: Speicherverschränkung benachbarte Worte liegen in unterschiedlichen Bänken Speicherzugriffe auf unterschiedliche Bänke können überlappen Bsp.: 4-fach verschränkter Speicher nur jeden 20.Takt 103

32 Arbeitsspeicher Architektu Schematische Darstellung 4M 1-Bit DRAM ohne Refresh-Logik 104 ZAR: Zeilenadressregister LSV: Lese-/Schreibverstärker WE: Write Enable SAR: Spaltenadressregister LSS: Lese-/Schreibsteuerung OE: Output Enable ZAD: Zeilenadressdekodierer RAS: Row-Adress-Select A i : Adressen SAD: Spaltenadressdekodierer CAS: Column-Adress-Select D in,d out :Ein-/Ausgabebits

33 Arbeitsspeicher Architektu Entwicklungen der letzten Zeit Latenzzeit von Speichern verringert sich pro Jahr durch Technologie nur um etwa 10% (sog. Memory-Gap!!) 105

34 1 Basiskomponenten eines Rechners Architektur Arbeitsspeicher um Latenz weiter zu verringern, Architekturmaßnahmen erforderlich Nibble-, Page oder Static Column-Modus: bei Speicherzugriff gleich mehrere Folgebits in der aktiven Zeil mit auslesen z.b. EDO-RAM EDRAM (enhanced DRAM) oder CDRAM (cached DRAM) Cache mit auf dem Speicherchip integriert SDRAM (synchrone DRAM) werden synchron zum Prozessor-/Speicherbus betrieben zusätzlich weitere Speichermatrizen damit Speicherverschränkung mit weiteren Bänken weiterhin Burst-Modus: schnelle Übertragung von Blöcken bei 100 MHz 10 ns für Folgezugriffe DDR (double data rate) RAM Datenübertragung bei steigender und fallender Taktflanke 106

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