Systeme 1. Kapitel 9.2. Interaktion von Hardware und Betriebssystem Linux-Kernel und x86 Systeme

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1 Systeme 1 Kapitel 9.2 Interaktion von Hardware und Betriebssystem Linux-Kernel und x86 Systeme

2 Speicherzugriffe auf x86 Systemen Auf x86 Systemen existieren drei Arten von Speicheradressen Logische Adresse Lineare Adresse (Virtuelle Adresse) Physikalische Adresse Übersetzung der Adressen erfolgt mit Hilfe von Hardware Logische Adresse Segmentation-Unit Lineare Adresse Paging-Unit Physikalische Adresse

3 Speichersegmente Die x86 Architektur unterteilt Speicher in einzelne Segmente Eine logische Speicheradresse besteht aus zwei Teilen dem Segmentbezeichner (segment selector) und der relativen Speicheradresse innerhalb des Segments (offset) x86 Prozessoren besitzen sechs eingebaute Register für einen schnellen Segmentzugriff, insbesondere drei spezielle Register cs (Code Segment Register) ss (Stack Segment Register) ds (Data Segment Register) Die weiteren Register ef, fs und gs sind unspezifisch und können für den Zugriff auf beliebige Datensegmente verwendet werden.

4 Segment Deskriptoren Jedes Segment wird durch einen 8-Byte großen Segment- Deskriptor beschrieben. Unter anderem sind das: die lineare Adresse des ersten Bytes die Größe des Segments die Art des Segments (Code, Daten, Task State) den minimalen CPU-Privilegienlevel (Ring), der für den Zugriff notwendig ist Eine globale Segment Deskriptoren Tabelle (GDT) beinhaltet alle definierten Segmente.

5 Segmentierung und Linux Die Einführung von Speicher-Segmenten sollte Programmierer dazu animieren Programme in einzelne logische Einheiten zu unterteilen. Linux verwendet Segmentierung nur sehr eingeschränkt, da die Speicherverwaltung komplexer wird die Portierung auf andere Architekturen dadurch erschwert wird. Linux nutzt lediglich: jeweils ein Segment für Kernel-Code und -Daten jeweils ein Segment für Prozess-Code und -Daten vier spezielle Segmente für BIOS und Powermanagement (APM) ein Task State Segment (TSS) für jede CPU In diesem Segment werden alle Prozessorzustände bei einem Context- Switch zwischengespeichert.

6 Paging in Hardware x86-prozessoren können Paging in Hardware lösen Paging wird aktiviert durch Setzen des PG-Flags im Kontrollregister (cr0) Ein weiteres Kontrollregister (cr3) enthält die physikalische Adresse des Page Directory Lineare Adresse Directory Table Offset Page Table Page Page Directory cr3

7 Paging in Hardware Die Page Directory und Page Table haben die gleiche Struktur: Present Flag zeigt an, ob sich eine Seite im Hauptspeicher befindet. Die oberen (signifikanten) 20-Bits der physikalischen Adresse. Accessed Flag wird gesetzt, falls auf eine Seite zugegriffen wurde (wichtig für die Implementierung eines Seitenverdrägungsalgorithmus). Dirty Flag wird gesetzt, wenn die Seite verändert wurde. User/Supervisor Flag gibt an, welche CPU-Privilegien notwendig sind, um auf die Seite zuzugreifen.

8 Paging in Hardware Die maximale Größe des physikalischen Speichers ist beschränkt durch die Anzahl der Adressleitungen, die mit dem Prozessor verbunden sind. Bei 32 (Bit) Adressleitungen sind das theoretisch 4 GB. Mit der Einführung des Pentium Pro Prozessors wurde die Physical Address Extension (PAE) eingeführt, die 36-Bit physikalische Adressen erlaubt und damit die Nutzung von theoretisch 64 GB RAM. Dadurch wird die Umsetzung von 32-Bit linearen Adressen in 36-bit physikalische Adressen komplizierter: 64 GB werden in 2 24 Seitenrahmen aufgeteilt Die Einträge in den Seitentabellen wachsen von 32-Bit auf 64-Bit, da jetzt 24-Bit der physikalischen Adresse benötigt werden und weiterhin 12-Bits für Flags. Eine weitere Seitentabelle (Page Directory Pointer Table (PDPT)) wurde eingeführt.

9 Paging in Hardware mit PAE Eine 32-Bit lineare Adresse wird dann wie folgt interpretiert: cr3 enthält die Adresse des PDPT Bits enthalten einen von vier möglichen Einträgen im PDPT Bits enthalten einen von 512 möglichen Einträgen im Page Directory Bits enthalten einen von 512 möglichen Page Table Einträgen Bits 11-0 enthalten das Offset innerhalb einer 4 KB Seite

10 Paging in Linux Der Linux Kernel verwendet allgemein ein auf 64-Bit Plattformen übliches 3-stufige Paging.

11 Paging in Linux Auf 32-Bit Architekturen muss das 3-stufige Paging Modell angepasst werden: Ist keine PAE Erweiterung vorhanden, so wird die Page Middle Directory Tabelle nicht genutzt. Ist die PAE Erweiterung verfügbar, so entspricht die Page Global Directory Tabelle der x86-page Directory Pointer Table (PDPT). Weitere Designkriterien: Jedem Prozess werden unterschiedliche physikalische Adressbereiche zugeordnet. => Zusätzlicher Schutz gegen Adressierungsfehler. Trennung von Seiten (Daten) und Seitenrahmen. So lassen sich Seiten auslagern und in einen anderen Rahmen zurück laden.

12 Bootprozess Beim Einschalten des Computers ist dieser noch nicht gebrauchsfertig: Die Speicherchips enthalten zufällige Daten Kein Betriebssystem ist geladen Beim Einschalten wird Spannung an den Reset-Pin der CPU gelegt Die CPU wird in den initialen Zustand versetzt Ein spezielles ROM (read only memory) ist mit Programmcode bestückt an einer speziellen Speicheradresse (physikalische Adresse 0xff ff ff f0) verfügbar. Das Programm im ROM wird i.d.r. als BIOS (Basic Input/Output System) bezeichnet und enthält spezielle hardwarenahe Programmroutinen. Die CPU beginnt mit der Ausführung der Instruktionen ab 0xff ff ff f0

13 Bootprozess x86 Real-Mode Beim Start des Computers ist Paging deaktiviert und nur eingeschränkte Segmentierung. Real-Mode Adressen haben das Format segment:offset. Beide Felder sind 16-Bit breit. Die physikalische Adresse errechnet sich dann: segment * 16 + offset was einem 20-Bit Adressraum entspricht. Das BIOS sucht zunächst nach einem gültigen Boot-Medium Der erste Sektor des gefundenen Boot-Mediums wird an die physikalische Adresse 0x c 00 geladen. Die CPU springt zu dieser Adresse und führt die dort liegenden Instruktionen aus.

14 Bootprozess Im Bootsektor befindet sich ein Bootloader Programm Dieses Programm lädt den Betriebssystem-Kern von der Platte in den Speicher (0x ). Dann werden Routinen zur Hardwareinitialisierung gestartet Zu den ersten Schritten eines Betriebssystemkerns gehört der Aufbau des Speichermanagements Eine initiale Seitentabellenstruktur mit 8 MB Adressraum wird initialisiert, und zwar so, dass die linearen Adressen sowohl im Real-Mode als auch später mit Paging auf die gleichen physikalischen Adressen übersetzt werden. Anschließend kann Hardware-Paging aktiviert und die endgültige Seitentabellenstruktur aufgebaut werden.

15 Bootprozess x86 Protected Mode Speicherschutz Mittels Paging und durch Zugriffskontrolle auf Speicherseiten (user/superviser Flag) Read-Only Seiten Nur Code-Segmente können ausgeführt werden Privilegierte Instruktionen Spezielle Ein-/Ausgabe Zugriffe (zbsp. Hardware-Bus) Der Linux-Kernel definiert zwei lineare Adressbereiche 0x bis 0x bf ff ff ff (Zugriff privilegiert und unprivilegiert). 0xc bis 0x ff ff ff ff (Zugriff ausschließlich privilegiert).

16 Interrupts und Exceptions Definition Interrupt Ereignis, das die von einem Prozessor ausgeführte Befehlsfolge unterbricht Diese Ereignisse entsprechen elektrischen Signalen, die von Schaltkreisen innerhalb oder außerhalb der CPU erzeugt werden Es werden synchrone und asynchrone Interrupts unterschieden Synchrone Interrupts (hier Exceptions genannt) Werden von der CPU Kontrolleinheit erzeugt Entstehen nur nach vollständiger Abarbeitung einer Maschineninstruktion Asynchrone Interrupts werden durch andere Hardware zu einem beliebigen Zeitpunkt (jedoch Verwendung CPU-Takt) erzeugt Beispiel: Ein Benutzer hat die Maus bewegt

17 IRQs und Interrupts Jede Hardware-Kontrolleinheit, die einen Interrupt auslösen kann (Interrupt ReQuest), hat eine Verbindung zu einer Interrupt- Kontrolleinheit. Die (programmierbare) Interrupt-Kontrolleinheit (PIC) Überwacht alle IRQ Verbindungen Wird ein Signal an einer IRQ Verbindung festgestellt: Erfolgt die Umwandlung des Signals in einen Interrupt-Vektor, Hält Interrupt-Vektor am I/O-Ausgang für die CPU zum Lesen bereit, Sendet ein Signal an den INTR-Pin der CPU, Warte bis CPU Interrupt bestätigt. Die Kontrolleinheit ist programmierbar : IRQs können selektiv abgeschaltet werden.

18 Exceptions Prozessor-Exceptions Diese Unterbrechungen werden direkt durch den Prozessor generiert und können in drei Unterarten untergliedert werden: Faults können im Allgemeinen behoben werden. Wenn behoben, kann das Programm i.d.r. ohne Einschränkung weiterlaufen. Die Instruktion die den Fault verursacht hat wird wiederholt. Traps erzeugt einen Sprung in den Kernel. Sobald dieser die Kontrolle wieder abgibt, läuft der Prozess ohne Einschränkung mit der nächsten Instruktion weiter. Aborts werden bei schweren Fehlern ausgelöst. Das System befindet sich möglicherweise in einem inkonsistenten Zustand, so dass der laufende Prozess abgebrochen werden muss.

19 Exceptions x86 Architektur mit Fehlercode (Signal) 0. Devide Error (fault) [SIGFPE] 1. Debugs (trap/fault) [SIGTRAP] 2. unbenutzt [None] 3. Breakpoint (trap) [SIGTRAP] 4. Overflow (trap) [SIGSEGV] 5. Bounds check (fault) [SIGSEGV] 6. Invalid Opcode (fault) [SIGILL] 7. Device not available (fault) [SIGSEGV] 8. Double fault (abort) [SIGSEGV] 9. Coprocessor segment overrun (abort) [SIGFPE] 10. Invalid TSS (fault) [SIGSEGV] 11. Segment not present (fault) [SIGBUS] 12. Stack exception (fault) [SIGBUS] 13. General protection (fault) [SIGSEGV] 14. Page fault (fault) [SIGSEGV] 15. Intel reserved [None] 16. Floting point error (fault) [SIGFPE] 17. Alignment check (fault) [SIGBUS] 18. Machine check (abort) [None] 19. SIMD floating point (fault) [SIGFPE]

20 Bootprozess Fortsetzung Eine Interrupt Descriptor Table (IDT) ordnet jedem Interrupt-Vektor und jeder Exception eine logische Sprungadresse zu einem Interrupt-Handler: Eine Software-Routine zur Behandlung einer Unterbrechung. Exception-Handler: Eine Software-Routine zur Behandlung einer Ausnahme. Die IDT kann überall im Speicher abgelegt werden; das idtr Register beinhaltet dessen Adresse. Die IDT muss vollständig initialisiert werden, bevor Interrupts angeschaltet werden.

21 Hardware Behandlung von Interrupts und Exceptions Nach dem Ausführen einer Instruktion enthält das Instruktionsregister (eip) die Adresse der nächsten auszuführenden Instruktion. Bevor dessen Ausführung wird überprüft, ob ein Interrupt vorliegt (Signal an INTR-Pin der CPU). CPU liest Interrupt-Vektor (i) und liest den i-ten Eintrag der IDT. Der Segment-Deskriptor der logischen Sprungadresse wird geladen. Vergleich des aktuellen Privilegien-Levels mit dem notwendigen Level des Speichersegments: Falls notwendig erhöhe Privilegienlevel Sichere aktuellen CPU-Zustand (insbesondere Instruktionspointer) Beginne mit der Ausführung des Interrupt- / Exception-Handlers.

22 Interrupt-Handler Bearbeitung eines Interrupt durch das Betriebssystems Sicherung des aktuellen Prozesskontexts Bestätige Interruptbehandlung Ausführung des interruptspezifischen Codes (Interrupthandlers)

23 Interrupt-Handler Interrupt-Handler sollten so schnell wie möglich bearbeitet werden zbsp. Tastatureingabe sollte möglichst verzögerungsfrei erfolgen. Daher Aufteilung der Interruptbehandlung in: top-half Antwort auf Interrupt wird generiert, IRQ-Signal wird gelöscht. Ziel möglichst schnelle Abarbeitung des Interrupthandlers. bottom-half, soft-irq Große und aufwändige Routinen werden soweit möglich in den normalen Schedule aufgenommen. Beispiel: Netzwerk Netzwerkkarte löst Interrupt aus beim Empfang eines neuen Pakets. Interrupt-Handler übernimmt Paketdaten und ermöglicht sofort den weiteren Empfang von Paketen. Markiert ausstehende Paketbehandlung. Die Bearbeitung des Pakets (IP -> TCP, UDP, ICMP ) später, da u.u. aufwändig.

24 Bootprozess Fortsetzung Zusammenfassung Start der BIOS-Routinen Laden des Kernels in den Speicher Initialisierung der Speicherverwaltung Segment-Deskriptoren werden initialisiert Kernel Seitentabellen werden angelegt Intialisierung von Interrupt- und Exception-Handler Interrupts können eingeschaltet werden Was noch fehlt Start des Prozess 1: /sbin/init

25 Timer Eine besondere Art von Interrups sind Timer IBM-compatible PC-Systeme besitzen einen Programmable Interval Timer (PIT) Dieser löst periodisch (zbsp alle 10 ms) einen Interrupt aus (IRQ0) Die Timer-Interrupt Routine Aktualisiert die Systemzeit. Überprüft auf allen CPUs ob, der aktuell laufende Prozess sein Zeit- Quantum aufgebraucht hat. Falls dies der Fall ist, wird der Prozess unterbrochen und der Scheduler aktiviert. Überprüft ob, ein schlafender Prozess geweckt werden muss.

26 System-Aufrufe System-Aufrufe sind spezielle Anfragen von Benutzer-Prozessen an das Betriebssystem Beispiel: Anfrage und Freigabe von Speicher (free() und malloc()) Öffnen, Lesen und Schreiben einer Datei (open(), read(), write()) Für die Bearbeitung des System-Aufrufs muss Der aktuell laufende Prozess unterbrochen werden In den Kernel-Kontext gewechselt werden Die Anfrage ausgeführt und der Prozess fortgesetzt werden => Software-Interrupt Analog zu Hardware-Interrupts Maschinenbefehl int 0x80 löst Interruptroutine 128 aus.

27 Kernel-User Context Zusammenfassung: Ein Wechsel zwischen Kernel- und User-Context kann durch drei Ereignisse erfolgen Hardware-Interrupt / Exception Timer-Interrupt Software-Interrupt (System Aufruf)