H E F B G D. C. DLX Rechnerkern
|
|
|
- Jutta Schuster
- vor 6 Jahren
- Abrufe
Transkript
1 C. DLX Rechnerkern C.1. Einordnung DLX Architektur und Konzepte: Einfache "Gesamtzyklus"-DLX Maschine (non-pipelined), Verarbeitungsschritte einer Instruktion, Taktverhalten im Rechner, RISC & CISC... Höhere Informatik : - Programmierung, Datenbanken, Verteilte Systeme, Theorie... Rechnerarchitektur: - Bussysteme, Rechenwerke, RISC/CISC Instruktionssatz: - Adressenbildung, Registersemantik, Assembler Mikro-Architektur: - Instruktionszyklen, Pipelining C Systemprogrammierung: - Betriebssystemkonzepte, E/A-Geräte, Treiber... Architektur X F B Digitaltechnik: - Rechnerarithmetik, Schaltwerke, Gatter, Logik... Elektronik: - Strom & Spannung, Transistoren, ICs G D H E Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-1
2 C.2. Überblick und Historie Rechner vor 1980: Meist komplexer Instruktionssatz (CISC) und umfangreiches Steuerwerk, Spezielle Instruktionen zur Unterstützung von Hochsprachen, Steuerwerk mit grossem ROM und evtl. Mikroprogramm, Wenige Register, kostspieliger Hauptspeicher, Intel, Burroughs 5000 Serie, IBM 360/ RISC Reduced Instruction Set Complexity (ab 1980): Hochintegrierte Schaltkreise, gesamte CPU auf einem Chip (Mikroprozessor), Viel Chip-Area für Register, wenig für Steuerwerk, einfache Instruktionen, Optimierende Compiler, "Explicit Instruction Scheduling", Beispiele: Berkeley RISC, IBM 801, SUN Sparc, MIPS... Aktuelle Rechnersysteme: Grosszügiger Umgang mit Transistoren und Chipfläche, Mehrfache Recheneinheiten und Rechnerkerne, Out-of-Order Execution, Intel x86, AMD Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-2
3 B.1. DLX Datenpfad Register, ALUs, Multiplexer, Speicher. 0? +4 ALU P Z Datenspeicher Instruktionsspeicher IR Registersatz Sign ext. Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-3
4 B.1.1 Befehlsholphase "Instruction Fetch" Programmzähler (engl. Program Counter/PC): Das Programmzählerregister liefert die Adresse für die aktuell auszuführende Instruktion, Die Instruktion wird aus dem Hauptspeicher in das Instruktionsregister geholt, Gleichzeitig wird die Adresse der Folgeinstruktion berechnet, Das Addierwerk addiert den Wert 4 zum aktuellen PZ, Der neue Wert für PZ wird im Register gespeichert, Die hintersten 2 Bit im PZ sind immer null. Instruktions-Register: Gelesener Befehl erscheint am Ausgang des Speichers, Das IR-Register muss nicht als Gatter realisiert sein, Opcode bestimmt den weiteren Ablauf. Instruktionsspeicher: Hier als statischer Speicher vorgestellt, keine Taktung, kein Refresh. 3 P Z Instruktionsspeicher IR Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-4
5 B.1.2 Taktverhalten des PZ-Registers (NEU!) Schaltwerk für die Instruktionsholphase: PZ aus 32 Master-Slave Flip-Flops als Zustandsspeicher, Incrementer/Addierer als Schaltnetz, Speicher als Schaltnetz... Definierte Schaltintervalle: Eingeleitet durch die beiden Taktflanken, "Logic Low" gibt den gespeicherten Wert weiter (out), "Logic High" übernimmt neuen Wert am Eingang (in). Taktung des PZ-Registers: "out"-signal liefert Adresse im PZ an den Speicher, Nach einiger Zeit liefert der Speicher die Instruktion, "in"-signal lädt den neuen PZ-Wert in das Register, Neuer PZ-Wert erscheint noch nicht am Ausgang. i-te Instruktion Register Addierer out in t Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-5
6 Ablauf: -1. Stabiler Wert am PZ-Eingang, 0. Ansteigende F.: Master übernimmt Wert, 1. Abfallende F.: Slave übernimmt Wert, 2. Weitergabe an Speicher & Incrementer, 3. Incrementer ist fertig, neuer PZ stabil, 4. Absteigende Flanke, Master übernimmt Master Slave Die Flanken leiten jeweils eine neue Taktphase ein. Über die gesamte Taktphase können sich die Signale durch die Schaltung fortpflanzen. N.B.: Das Weiterschalten des PZ- Registers würde auch bei unendlich schnellem Incrementer nur Schritt für Schritt geschehen (No race, no hazard). t 3 4 Master Master Master 1 Slave Slave Slave 2 Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-6
7 B.1.3 Decodierungsstufe "Instruction Decode" z.b. R-Format Instruktion: opcode rs rt rd shamt func Zwei Register lesen, eines schreiben, gelesene Register weiter zur ALU, Drei Instruktionsfelder à 5 Bit: Resultat zurück von ALU. Input-Register für die ALU: ALU ist die Stufe nach dem Registersatz, rt=ir[20-16] selektiert Register[rt] zur ALU, rs=ir[25-21] selektiert Register[rs] zur ALU. Zielregister für Resultat von ALU: rd=ir[15-11] wählt Register[rd] für Resultat. Taktung des Registersatzes: "logic low": Lesen der Register und Transport zur ALU, "logic high": Schreiben des Zielregisters ( Register[rd] ). Register- satz Keine Vorzeichenerweiterung, da kein Immediate-Operand im R-Format. IR Takt Sign ext. r[15-11] r[25-21] r[20-16] Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-7
8 z.b. I-Format Instruktion: Takt opcode rs rt Direktoperand Ein Basis-/Indexregister: rs=ir[25-21], Ein Ziel-/Quellregister: rt=ir[20-16], Direktoperand: imm=ir[15-0]. Übertragungsrichtung für IR[20-16]: Quellregister bei Store-Instruktionen, Zielregister bei Load-Instruktionen, evtl. zusätzlicher rt-multiplexer. Dual-Ported Register: Zwei Zugriffe im gleichen Taktzyklus. Vorzeichenerweiterung von 16 auf 32 Bit IR Taktung des Registersatzes: "logic low": Lesen der Register und Transport zur ALU, "logic high": Schreiben des Zielregisters ( Register[rd] ), Nicht schreiben, wenn Store-Instruktion Registersatz Sign ext. r[20-16] r[25-21] r[20-16] Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-8
9 B.1.4 Binäres Format der Instruktionen Formatbestimmung mithilfe eines Testprogrammmes: Main:.global Main ; R-Format: add r1,r0,r31 ; hex: 001f0820 ; binaer: ,00 000, ,000 00, ; op, rs, rt, rd sub r1,r31,r0 ; hex: 03e00822 ; binaer: ,11 111, ,000 00, seq r31,r0,r1 ; hex: 0001f828 ; binaer: ,00 000, ,000 00, ; i-format lw r7,0x0aff(r3) ; hex: 8c670aff ; binaer: ,00 011,00111, ; index target ; i-format sw 0x0aff(r3),r7 ; hex: ac670aff ; binaer: ,00 011,00111, ; index source trap 0 Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-9
10 B.1.5 Ausführungsstufe "Execute" Übliche ALU Funktionen. Zwei Multiplexer: Auswahl zwischen Register[rt] & Direktoperand, Auswahl zwischen PZ & Registeroperand. LOAD/STORE-Architektur: Speicherzugriffe können keine Arithmetik, ALU für Adressrechnung benötigt. Einfacher Test auf Null: oder alternativ Test auf "nicht null", als Steuersignal für die nächste Stufe. PZ+4 Register[rs] Register[rt] 0? ALU Springen ALU Resultat Direktoperand Quellregister für Memory Access Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-10
11 B.1.6 Speicherzugriff "Memory Access" Adresse der Folgeinstruktion auswählen: Sprungbedingung aus Execute-Phase, Multiplexer für Sprung/Nicht-Sprung. ALU-Resultat verwenden als: Sprungadresse, Speicheradresse, Für "Register-Write-Back". Zielregister laden: falls Ladebefehl aus dem Speicher, falls Rücksprungadresse (Magic), falls Resultat aus ALU. Quellregister speichern falls Store: write-impulse während der "in"-taktphase. Getrennte Speicher für Code & Daten: Aktuelle Instruktion wird bis zum Ende des Gesamtzyklus gehalten, kein zweiter Zugriff möglich. Next PZ Sprung? PZ+4 Sprungadresse ALU Resultat Speicheradresse Quellregister Zielregister Datenspeicher Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-11
12 B.1.7 Register zurückschreiben "Write Back" Nummer des Zielregisters (Zielregisterselektor): stammt aus IR[15-11] oder IR[20-16], Bereich Taktung: Zielregister während der "in"-phase schreiben, Registerselektor ist dann schon stabil. Zielregisterselektor Registersatz Zielregister ALU Resultat gelesenes Speicherwort Ohne Speicherzugriff könnte der Instruktionszyklus verkürzt werden. Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-12
13 B.2. Provisorische Fazit Universeller Instruktionssatz mit einfachen Mitteln: Keine Fliesskomma-Arithmetik, "Magic" für Zielregister-Index, "Magic" für "jump and link", keine Teilwörter. Wenig Steuersignale: Leiten sich direkt aus dem Instruktionsregister ab, Datenspeicher schreiben (2), Register schreiben (2), ALU-Steuerung (6), 4 Multiplexer (4), Vorzeichen (1). Mehrheitlich ungetaktete Schaltnetze: ALU, Speicher, Incrementer, Vergleicher, Multiplexer, Vorzeichenerw. Getaktete Elemente: Programmzählerregister PZ, 32 Rechenregister. Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-13
14 B.2.1 Leicht ergänzte DLX-Maschine: Multiplexer für Zielregisterindex und Registerresultat, Laden von Register 31 mit Rückkehradresse. 0? +4 ALU P Z Datenspeicher Instruktionsspeicher Registersatz #31 Sign ext. Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-14
15 B.2.2 Erforderliche Steuerleitungen: Für Speicher: 2 Bit: 0-/8-/16-/32-Bit Schreibbefehl zum Datenspeicher, Instruktionsspeicher liest immer. Für Registersatz: Lädt immer in der "in"-taktphase (evtl. in Register 0), 2 Bit: 0-/8-/16-/32 Bit laden. Für Multiplexer: 2 Bit: Auswahl des Zielregisters (1 aus 3), 2 Bit: Inhalt für Zielregister, 1 Bit: ALU-Eingang unten (B-Op), 1 Bit: ALU-Eingang oben (A-Op), 0 Bit: Sprungauswahl MUX. Für arithmetische Elemente: 1 Bit: Vorzeichenerweiterung 16-/26-Bit, 2 Bit: Zero-/Nonzerotester, 5 Bit: ALU-Operation, 0 Bit: PC-Incrementer. Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-15
16 B.2.3 DLX CPU mit Steuerleitungen: "Gesamtzyklus-Variante": pro Taktperiode 1 Instruktion, kein Pipelining. 0? +4 ALU P Z Registersatz Instruktionsspeicher Datenspeicher #31 Sign ext. Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-16
17 z.b. lw r9,0x888(r8) : 0? +4 ALU P Z Registersatz Instruktionsspeicher Datenspeicher #31 Sign ext. Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm A-17
Modellrechner. E. Modellrechner. E.1. Einordnung
E. Modellrechner E.1. Einordnung Einfache Rechnerarchitektur: von Neumann Rechnerarchitektur, Mima Akkumulatormaschine, MIPS-CPU ohne Pipeline, Ablaufsteuerung. Höhere Informatik Systemprogrammierung:
Datenpfad einer einfachen MIPS CPU
Datenpfad einer einfachen MIPS CPU Zugriff auf den Datenspeicher Grundlagen der Rechnerarchitektur Prozessor 19 Betrachten nun Load und Store Word Erinnerung, Instruktionen lw und sw sind vom I Typ Format:
TECHNISCHE HOCHSCHULE NÜRNBERG GEORG SIMON OHM Die Mikroprogrammebene eines Rechners Das Abarbeiten eines Arbeitszyklus eines einzelnen Befehls besteht selbst wieder aus verschiedenen Schritten, z.b. Befehl
Steuerwerk einer CPU. Einführung in die Technische Informatik Falko Dressler, Stefan Podlipnig Universität Innsbruck
Steuerwerk einer CPU Einführung in die Technische Informatik Falko Dressler, Stefan Podlipnig Universität Innsbruck Übersicht Implementierung des Datenpfads Direkte Implementierung Mikroprogrammierung
Die Mikroprogrammebene eines Rechners
Die Mikroprogrammebene eines Rechners Das Abarbeiten eines Arbeitszyklus eines einzelnen Befehls besteht selbst wieder aus verschiedenen Schritten, z.b. Befehl holen Befehl dekodieren Operanden holen etc.
Arbeitsfolien - Teil 4 CISC und RISC
Vorlesung Informationstechnische Systeme zur Signal- und Wissensverarbeitung PD Dr.-Ing. Gerhard Staude Arbeitsfolien - Teil 4 CISC und RISC Institut für Informationstechnik Fakultät für Elektrotechnik
Prozessorarchitektur. Kapitel 1 - Wiederholung. M. Schölzel
Prozessorarchitektur Kapitel - Wiederholung M. Schölzel Wiederholung Kombinatorische Logik: Ausgaben hängen funktional von den Eingaben ab. x x 2 x 3 z z = f (x,,x n ) z 2 z m = f m (x,,x n ) Sequentielle
Technische Informatik 1
Technische Informatik 1 4 Prozessor Einzeltaktimplementierung Lothar Thiele Computer Engineering and Networks Laboratory Vorgehensweise 4 2 Prinzipieller Aufbau Datenpfad: Verarbeitung und Transport von
Auch hier wieder. Control. RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite. Instruction[31 26] (also: das Opcode Field der Instruktion)
![Auch hier wieder. Control. RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite. Instruction[31 26] (also: das Opcode Field der Instruktion)](/thumbs/53/31325432.jpg "Auch hier wieder. Control. RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite. Instruction[31 26] (also: das Opcode Field der Instruktion)")
Auch hier wieder Aus voriger Wahrheitstabelle lässt sich mechanisch eine kombinatorische Schaltung generieren, die wir im Folgenden mit dem Control Symbol abstrakt darstellen. Instruction[31 26] (also:
Technische Informatik 1
Technische Informatik 1 2 Instruktionssatz Lothar Thiele Computer Engineering and Networks Laboratory Instruktionsverarbeitung 2 2 Übersetzung Das Kapitel 2 der Vorlesung setzt sich mit der Maschinensprache
Mikrocomputertechnik. Einadressmaschine
technik Einadressmaschine Vorlesung 2. Mikroprozessoren Einführung Entwicklungsgeschichte Mikroprozessor als universeller Baustein Struktur Architektur mit Akku ( Nerdi) FH Augsburg, Fakultät für Elektrotechnik
Vorlesung Rechnerarchitektur. Einführung
Vorlesung Rechnerarchitektur Einführung Themen der Vorlesung Die Vorlesung entwickelt an Hand von zwei Beispielen wichtige Prinzipien der Prozessorarchitektur und der Speicherarchitektur: MU0 Arm Speicher
Was ist die Performance Ratio?
Was ist die Performance Ratio? Wie eben gezeigt wäre für k Pipeline Stufen und eine große Zahl an ausgeführten Instruktionen die Performance Ratio gleich k, wenn jede Pipeline Stufe dieselbe Zeit beanspruchen
Mikroprozessor bzw. CPU (Central Processing. - Steuerwerk (Control Unit) - Rechenwerk bzw. ALU (Arithmetic Logic Unit)
Der Demo-Computer besitzt einen 4Bit-Mikroprozessor. Er kann entsprechend Wörter mit einer Breite von 4 Bits in einem Schritt verarbeiten. Die einzelnen Schritte der Abarbeitung werden durch Lampen visualisiert.
Das Prinzip an einem alltäglichen Beispiel
3.2 Pipelining Ziel: Performanzsteigerung é Prinzip der Fließbandverarbeitung é Probleme bei Fließbandverarbeitung BB TI I 3.2/1 Das Prinzip an einem alltäglichen Beispiel é Sie kommen aus dem Urlaub und
Mikroprozessor als universeller digitaler Baustein
2. Mikroprozessor 2.1 Allgemeines Mikroprozessor als universeller digitaler Baustein Die zunehmende Integrationsdichte von elektronischen Schaltkreisen führt zwangsläufige zur Entwicklung eines universellen
Kap 4. 4 Die Mikroprogrammebene eines Rechners
4 Die Mikroprogrammebene eines Rechners Das Abarbeiten eines Arbeitszyklus eines einzelnen Befehls besteht selbst wieder aus verschiedenen Schritten (Befehl holen, Befehl dekodieren, Operanden holen etc.).
Tutorium Rechnerorganisation
Woche 3 Tutorien 3 und 4 zur Vorlesung Rechnerorganisation 1 Christian A. Mandery: KIT Universität des Landes Baden-Württemberg und nationales Grossforschungszentrum in der Helmholtz-Gemeinschaft www.kit.edu
Der Toy Rechner Ein einfacher Mikrorechner
Der Toy Rechner Ein einfacher Mikrorechner Dr. Gerald Heim Haid-und-Neu-Str. 10-14 76131 Karlsruhe 16. Mai 1995 Allgemeine Informationen 2 Quelle: Phil Kopmann, Microcoded versus Hard-Wired Logic, Byte
RISC: Reduced Instruction Set Computer. Technische Informatik I Wintersemester 12/13 1. J. Kaiser, IVS-EOS
RISC: Reduced Instruction Set Computer 1 The CMOS Generations: Speedup through Miniaturization 10-fache Leistungssteigerung 2 Was ist ein Reduced Instruction Set Computer (RISC*)? * Der Begriff RISC wurde
Name: Vorname: Matr.-Nr.: 4. a) RISC-Architekturen müssen zur Decodierung von Maschinenbefehlen stets ein mikroprogrammierbares Steuerwerk verwenden.
Name: Vorname: Matr.-Nr.: 4 Aufgabe 1 (8 Punkte) Entscheiden Sie, welche der folgenden Aussagen zum Thema CISC/RISC-Prinzipien korrekt sind. a) RISC-Architekturen müssen zur Decodierung von Maschinenbefehlen
2.2 Rechnerorganisation: Aufbau und Funktionsweise
2.2 Rechnerorganisation: Aufbau und Funktionsweise é Hardware, Software und Firmware é grober Aufbau eines von-neumann-rechners é Arbeitsspeicher, Speicherzelle, Bit, Byte é Prozessor é grobe Arbeitsweise
Arithmetische und Logische Einheit (ALU)
Arithmetische und Logische Einheit (ALU) Enthält Blöcke für logische und arithmetische Operationen. n Bit Worte werden mit n hintereinander geschalteten 1 Bit ALUs bearbeitet. Steuerleitungen bestimmen
L3. Datenmanipulation
L Datenmanipulation Aufbau eines Computers Prozessor, Arbeitsspeicher und system Maschinensprachen und Maschinenbefehle Beispiel einer vereinfachten Maschinensprache Ausführung des Programms und Befehlszyklus
CPU. Dr.-Ing. Volkmar Sieh. Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2011
CPU Dr.-Ing. Volkmar Sieh Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2011 CPU 1/62 2012-02-29 CPU Übersicht: Pipeline-Aufbau Pipeline- Hazards CPU
Johann Wolfgang Goethe-Universität
Flynn sche Klassifikation SISD (single instruction, single data stream): IS IS CU PU DS MM Mono (Mikro-)prozessoren CU: Control Unit SM: Shared Memory PU: Processor Unit IS: Instruction Stream MM: Memory
Teil 2: Rechnerorganisation
Teil 2: Rechnerorganisation Inhalt: Zahlendarstellungen Rechnerarithmetik schrittweiser Entwurf eines hypothetischen Prozessors mit Daten-, Adreß- und Kontrollpfad Speicherorganisation Mikroprogrammierung
Integrierte Schaltungen
Integrierte Schaltungen Klassen von Chips: SSI (Small Scale Integrated) circuit: 1 bis 10 Gatter MSI (Medium Scale Integrated) circuit: 10 bis 100 Gatter LSI (Large Scale Integrated) circuit: 100 bis 100
Rechner Architektur. Martin Gülck
Rechner Architektur Martin Gülck Grundlage Jeder Rechner wird aus einzelnen Komponenten zusammengesetzt Sie werden auf dem Mainboard zusammengefügt (dt.: Hauptplatine) Mainboard wird auch als Motherboard
RO-Tutorien 3 / 6 / 12
RO-Tutorien 3 / 6 / 12 Tutorien zur Vorlesung Rechnerorganisation Christian A. Mandery WOCHE 4 AM 21.05.2013 KIT Universität des Landes Baden-Württemberg und nationales Forschungszentrum in der Helmholtz-Gemeinschaft
Neue Prozessor-Architekturen für Desktop-PC
Neue Prozessor-Architekturen für Desktop-PC Bernd Däne Technische Universität Ilmenau Fakultät I/A - Institut TTI Postfach 100565, D-98684 Ilmenau Tel. 0-3677-69-1433 bdaene@theoinf.tu-ilmenau.de http://www.theoinf.tu-ilmenau.de/ra1/
Instruktionssatz-Architektur
Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2005/2006 Übersicht 1 Einleitung 2 Bestandteile der ISA 3 CISC / RISC Übersicht 1 Einleitung 2 Bestandteile
2. Computer (Hardware) K. Bothe, Institut für Informatik, HU Berlin, GdP, WS 2015/16
2. Computer (Hardware) K. Bothe, Institut für Informatik, HU Berlin, GdP, WS 2015/16 Version: 14. Okt. 2015 Computeraufbau: nur ein Überblick Genauer: Modul Digitale Systeme (2. Semester) Jetzt: Grundverständnis
Institut für Informatik Prof. Dr. D. Hogrefe Dipl.-Inf. R. Soltwisch, Dipl.-Inform. M. Ebner, Prof. Dr. D. Hogrefe Informatik II - SS 04.
Kontrollstrukturen Informatik II SS 2004 Teil 4: Assembler Programmierung Sprünge (bedingte und unbedingte) If-then-else, Case Loop (n Durchläufe) While (Abbruchbedingung) Institut für Informatik Prof.
Brückenkurs / Computer
Brückenkurs / Computer Sebastian Stabinger IIS 23 September 2013 Sebastian Stabinger (IIS) Brückenkurs / Computer 23 September 2013 1 / 20 Content 1 Allgemeines zum Studium 2 Was ist ein Computer? 3 Geschichte
a. Flipflop (taktflankengesteuert) Wdh. Signalverläufe beim D-FF
ITS Teil 2: Rechnerarchitektur 1. Grundschaltungen der Digitaltechnik a. Flipflop (taktflankengesteuert) Wdh. Signalverläufe beim D-FF b. Zähler (Bsp. 4-Bit Zähler) - Eingang count wird zum Aktivieren
Einführung (1) Erster funktionsfähiger programmgesteuerter Rechenautomat Z3, fertiggestellt 1941 Bild: Nachbau im Deutschen Museum München
Einführung (1) Erster funktionsfähiger programmgesteuerter Rechenautomat Z3, fertiggestellt 1941 Bild: Nachbau im Deutschen Museum München Einführung (2) Architektur des Haswell- Prozessors (aus c t) Einführung
Rechnerorganisation 2 TOY. Karl C. Posch. co1.ro_2003. Karl.Posch@iaik.tugraz.at 16.03.2011
Technische Universität Graz Institut tfür Angewandte Informationsverarbeitung und Kommunikationstechnologie Rechnerorganisation 2 TOY Karl C. Posch Karl.Posch@iaik.tugraz.at co1.ro_2003. 1 Ausblick. Erste
4.2 Universalrechner: Schaltung unabhängig vom Problem 185
4.2 Universalrechner: Schaltung unabhängig vom Problem 85 a) Geben Sie binär die Befehlsworte an, mit denen Sie die Eingänge a, b und c in die Register R, R2 und R übernehmen. K D M4 M M2 M Kommentar XXXXXXXXXXX
1 Einleitung zum RISC Prozessor
1 Einleitung zum RISC Prozessor Wesentliche Entwicklungsschritte der Computer-Architekturen [2, 3]: Familienkonzept von IBM mit System/360 (1964) und DEC mit PDP-8 (1965) eingeführt: Gleiche Hardware-Architekturen
Computer-Architektur Ein Überblick
Computer-Architektur Ein Überblick Johann Blieberger Institut für Rechnergestützte Automation Computer-Architektur Ein Überblick p.1/27 Computer-Aufbau: Motherboard Computer-Architektur Ein Überblick p.2/27
Grundlagen der Rechnerarchitektur
Grundlagen der Rechnerarchitektur [CS3100.010] Wintersemester 2014/15 Heiko Falk Institut für Eingebettete Systeme/Echtzeitsysteme Ingenieurwissenschaften und Informatik Universität Ulm Kapitel 6 Grundlagen
Grundlagen der Rechnerarchitektur
Grundlagen der Rechnerarchitektur Einführung Unsere erste Amtshandlung: Wir schrauben einen Rechner auf Grundlagen der Rechnerarchitektur Einführung 2 Vorlesungsinhalte Binäre Arithmetik MIPS Assembler
Mikroprozessortechnik. 03. April 2012
Klausur 03. April 2012 Name:. Vorname Matr.-Nr:. Studiengang Hinweise: Bitte füllen Sie vor dem Bearbeiten der Aufgaben das Deckblatt sorgfältig aus. Die Klausur besteht aus 6 doppelseitig bedruckten Blättern.
11.0 Rechnerarchitekturen
11.0 Rechnerarchitekturen Die Ziele dieses Kapitels sind: Kennen lernen der Rechnerklassifikation nach Flynn Betrachtung von Prozessorarchitekturen auf verschiedenen Abstraktionsebenen - Befehlsarchitektur
4 Der Von-Neumann-Rechner als Grundkonzept für Rechnerstrukturen
4 Der Von-Neumann-Rechner als Grundkonzept für Rechnerstrukturen Ein Rechner besteht aus den folgenden Bestandteilen: Rechenwerk Rechenoperationen wie z.b. Addition, Multiplikation logische Verknüpfungen
Vorlesung Programmieren
Vorlesung Programmieren Funktionsweise von Computern Prof. Dr. Stefan Fischer Institut für Telematik, Universität zu Lübeck http://www.itm.uni-luebeck.de/people/fischer Inhalt 1. Ein Blick zurück 2. Stand
01.11.2012. Vorlesung Programmieren. Inhalt. Funktionsweise von Computern. Ein Blick zurück. 1. Ein Blick zurück. 2.
Vorlesung Programmieren Funktionsweise von Computern Dr. Dennis Pfisterer Institut für Telematik, Universität zu Lübeck http://www.itm.uni-luebeck.de/people/pfisterer Inhalt 1. Ein Blick zurück 2. Stand
Philipp Grasl PROZESSOREN
1 PROZESSOREN INHALTSVERZEICHNIS Definition/Verwendung Prozessor Historische Entwicklung Prozessor Aufbau Prozessor Funktionsweise Prozessor Steuerung/Maschinenbefehle Prozessorkern Prozessortakt 2 DEFINITION
Teil VIII Von Neumann Rechner 1
Teil VIII Von Neumann Rechner 1 Grundlegende Architektur Zentraleinheit: Central Processing Unit (CPU) Ausführen von Befehlen und Ablaufsteuerung Speicher: Memory Ablage von Daten und Programmen Read Only
CPU Speicher I/O. Abbildung 11.1: Kommunikation über Busse
Kapitel 11 Rechnerarchitektur 11.1 Der von-neumann-rechner Wir haben uns bisher mehr auf die logischen Bausteine konzentriert. Wir geben jetzt ein Rechnermodell an, das der physikalischen Wirklichkeit
Microcomputertechnik
Microcomputertechnik mit Mikrocontrollern der Familie 8051 Bearbeitet von Bernd-Dieter Schaaf 2. Auflage 2002. Buch. 230 S. Hardcover ISBN 978 3 446 22089 8 Format (B x L): 16 x 22,7 cm Gewicht: 407 g
Teil 1: Prozessorstrukturen
Teil 1: Prozessorstrukturen Inhalt: Mikroprogrammierung Assemblerprogrammierung Motorola 6809: ein einfacher 8-Bit Mikroprozessor Mikrocontroller Koprozessoren CISC- und RISC-Prozessoren Intel Pentium
FAKULTÄT FÜR INFORMATIK
FAKULTÄT FÜR INFORMATIK TECHNISCHE UNIVERSITÄT MÜNCHEN Lehrstuhl für Rechnertechnik und Rechnerorganisation Prof. Dr. Arndt Bode Einführung in die Rechnerarchitektur Wintersemester 2016/2017 Tutorübung
Mikrocomputertechnik. Thema: Der Aufbau des XC888-Mikrocontrollers -Teil 1 -
Mikrocomputertechnik Thema: Der Aufbau des XC888-Mikrocontrollers -Teil 1 - Mikroprozessor-Achritekturen Folie 2 Mikroprozessor-Achritekturen Klassifizierung anhand Wortbreite CPU-Architektur und Busleitungen
Lektion 3: Was ist und was kann ein Computer?
Lektion 3: Was ist und was kann ein Computer? Helmar Burkhart Informatik burkhart@ifi.unibas.ch EINFÜHRUNG IN DIE INFORMATIK I 3-0 Übersicht Lektion 3 Hardware Software Aufbau eines Computers Rechnerkern
Informatik I Aufbau und Funktionsweise eines Computers, abstrakte Maschinenmodelle
// Informatik I Aufbau und Funktionsweise eines Computers, abstrakte Maschinenmodelle G. Zachmann Clausthal University, Germany zach@in.tu-clausthal.de Arbeitsweise eines Computers Eingabe (Input) Computer
IT für Führungskräfte. Zentraleinheiten. 11.04.2002 Gruppe 2 - CPU 1
IT für Führungskräfte Zentraleinheiten 11.04.2002 Gruppe 2 - CPU 1 CPU DAS TEAM CPU heißt Central Processing Unit! Björn Heppner (Folien 1-4, 15-20, Rollenspielpräsentation 1-4) Harald Grabner (Folien
Grundbegriffe der Informatik
Grundbegriffe der Informatik Kapitel 22: Mima-X Thomas Worsch KIT, Institut für Theoretische Informatik Wintersemester 2015/2016 GBI Grundbegriffe der Informatik KIT, Institut für Theoretische Informatik
Technische Informatik. Der VON NEUMANN Computer
Technische Informatik Der VON NEUMANN Computer Inhalt! Prinzipieller Aufbau! Schaltkreise! Schaltnetze und Schaltwerke! Rechenwerk! Arbeitsspeicher! Steuerwerk - Programmausführung! Periphere Geräte! Abstraktionsstufen
Technische Informatik I, SS 2001
Technische Informatik I SS 2001 PD Dr. A. Strey Abteilung Neuroinformatik Universität Ulm Inhalt Einführung: Überblick über die historische Entwicklung der Rechnerhardware Teil 1: Digitale Logik kurzer
Grundlagen der Rechnerarchitektur
Grundlagen der Rechnerarchitektur ARM, x86 und ISA Prinzipien Übersicht Rudimente des ARM Assemblers Rudimente des Intel Assemblers ISA Prinzipien Grundlagen der Rechnerarchitektur Assembler 2 Rudimente
Rechneraufbau und Rechnerstrukturen
Rechneraufbau und Rechnerstrukturen von Walter Oberschelp RWTH Aachen und Gottfried Vossen Universität Münster 10. Auflage c 2006 R. Oldenbourg Verlag GmbH, München Inhaltsverzeichnis Auszug... x... aus
Rechneraufbau und Rechnerstrukturen
Rechneraufbau und Rechnerstrukturen von Prof. Dr. Walter Oberschelp, RWTH Aachen und Prof. Dr. Gottfried Vossen, Universität Münster 7, vollständig überarbeitete und aktualisierte Auflage R.Oldenbourg
ZENTRALEINHEITEN GRUPPE
31. Oktober 2002 ZENTRALEINHEITEN GRUPPE 2 Rita Schleimer IT für Führungskräfte WS 2002/03 1 Rita Schleimer TEIL 1 - Inhalt Zentraleinheit - Überblick Architekturprinzipien Zentralspeicher IT für Führungskräfte
Einführung. Einführung in die Technische Informatik Falko Dressler und Stefan Podlipnig Universität Innsbruck
Einführung Einführung in die Technische Informatik Falko Dressler und Stefan Podlipnig Universität Innsbruck Überblick Motivation Komponenten eines Rechners Historische Entwicklung Technologische Grundlagen
Programmierung verteilter eingebetteter Systeme Teamprojekt Einführung und Grundlagen Teil 2
Platzhalter für Bild, Bild auf Titelfolie hinter das Logo einsetzen Programmierung verteilter eingebetteter Systeme Teamprojekt Einführung und Grundlagen Teil 2 Stephan Rottmann, Ulf Kulau, Felix Büsching
Technische Informatik 2 Maschinenprogrammierungskonzepte
Technische Informatik 2 Maschinenprogrammierungskonzepte Prof Dr Miroslaw Malek Sommersemester 2005 wwwinformatikhu-berlinde/rok/ca Thema heute Ausführung von Befehlen Ein-/Ausgabeprogrammierung Architekturen
Informatik II SS 2006. Von Neumann Prinzipien (1946) Bestandteile eines von Neumann Rechners. Speicher
Von Neumann Prinzipien (1946) Informatik II SS 2006 Kapitel 3: Rechnerarchitektur Teil 2: von Neumann Architektur Dr. Michael Ebner Dr. René Soltwisch Lehrstuhl für Telematik Institut für Informatik 1.
Vorlesung Programmieren
Vorlesung Programmieren Funktionsweise von Computern Dr. Dennis Pfisterer Institut für Telematik, Universität zu Lübeck http://www.itm.uni-luebeck.de/people/pfisterer Inhalt 1. Ein Blick zurück 2. Stand
Kapitel 3 - Steuerungstypen Seite 89. Es wird die Erzeugung der Steuersignale für das Rechenwerk betrachtet.
Kapitel - Steuerungstypen Seite 89 Kapitel Steuerungstypen Es wird die Erzeugung der Steuersignale für das Rechenwerk betrachtet. zu steuerndes Werk Flags Steuerleitungen externe Eingänge x Steuerwerk
10. Die Adressierungsarten des MSP 430
10. Die Adressierungsarten 10.1 Übersicht über die Adressierungsarten 10.2 -Operanden 10.3 Indexregister mit Distanz 10.4 Symbolische (relativ zum ) 10.5 Absolute 10.6 Indirekte 10.7 Indirekte Adressierung
5.BMaschinensprache und Assembler
Die Maschinenprogrammebene eines Rechners Jörg Roth 268 5.BMaschinensprache und Assembler Die vom Prozessor ausführbaren Befehle liegen im Binärformat vor. Nur solche Befehle sind direkt ausführbar. So
Einführung (0) Erster funktionsfähiger programmgesteuerter Rechenautomat Z3, fertiggestellt 1941 Bild: Nachbau im Deutschen Museum München
Einführung (0) Erster funktionsfähiger programmgesteuerter Rechenautomat Z3, fertiggestellt 1941 Bild: Nachbau im Deutschen Museum München Einführung (1) Was ist ein Rechner? Maschine, die Probleme für
Daniel Betz Wintersemester 2011/12
Daniel Betz Wintersemester 2011/12 Digitally signed by daniel.betz@daniel-betz.com Date: 2011.12.04 17:24:40 +01'00' Insgesamt 16 Register von je 16 Bit (=WORD) Breite Untere 8 Register auch als 2 Register
Aufbau und Funktionsweise eines Computers
Aufbau und Funktionsweise eines Computers Thomas Röfer Hardware und Software von Neumann Architektur Schichtenmodell der Software Zahlsysteme Repräsentation von Daten im Computer Hardware Prozessor (CPU)
Einführung in die Systemprogrammierung 02
Einführung in die Systemprogrammierung 02 Prof. Dr. Christoph Reichenbach Fachbereich 12 / Institut für Informatik 4. Mai 2014 Eine Aufgabe aus der Praxis Gegeben ein bestimmtes Programm: Machen Sie dieses
Rechnergrundlagen SS 2007. 11. Vorlesung
Rechnergrundlagen SS 2007 11. Vorlesung Inhalt Evaluation der Lehre (Auswertung) Synchroner/asynchroner Systembus Kontrollfluss/Datenfluss RISC vs. CISC Speicherhierarchie Cache Lesen Schreiben Überschreiben
Technische Informatik 1 - HS 2016
Institut für Technische Informatik und Kommunikationsnetze Prof. L. Thiele Technische Informatik 1 - HS 2016 Lösungsvorschläge für Übung 8 Datum: 8. 9. 12. 2016 1 Instruktionsparallelität VLIW Gegeben
Java-Prozessoren. Die Java Virtual Machine spezifiziert... Java Instruktions-Satz. Datentypen. Operanden-Stack. Konstanten-Pool.
Die Java Virtual Machine spezifiziert... Java Instruktions-Satz Datentypen Operanden-Stack Konstanten-Pool Methoden-Area Heap für Laufzeit-Daten Class File Format 26 Die Java Virtual Machine Java Instruktions-Satz
Beim Programmieren mit MMIX habt ihr vielleicht schon öfter eine der folgenden Fehlermeldungen von MMIXAL bekommen:
1 ADRESSIERUNG IN MMIX Beim Programmieren mit MMIX habt ihr vielleicht schon öfter eine der folgenden Fehlermeldungen von MMIXAL bekommen: no base address is close enough to the address A! relative address
Rechnerarchitektur und Betriebssysteme (CS201): Architektur, ALU, Flip-Flop
Rechnerarchitektur und Betriebssysteme (CS201): Architektur, ALU, Flip-Flop 17. September 2013 Prof. Dr. Christian Tschudin Departement Mathematik und Informatik, Universität Basel Uebersicht Ausgewählte
7 Ein einfacher CISC-Prozessor
7 Ein einfacher CISC-Prozessor In diesem Kapitel wird ein einfacher Prozessor vorgestellt. Die Architektur, die wir implementieren, wurde von R. Bryant und D. O Hallaron entworfen und verwendet eine Untermenge
A.3. A.3 Spezielle Schaltnetze. 2002 Prof. Dr. Rainer Manthey Informatik II 1
Spezielle Schaltnetze Spezielle Schaltnetze 22 Prof. Dr. Rainer Manthey Informatik II Übersicht in diesem Abschnitt: : Vorstellung einiger wichtiger Bausteine vieler elektronischer Schaltungen, die sich
Leistung und Pipelining. Einführung in die Technische Informatik Falko Dressler, Stefan Podlipnig Universität Innsbruck
Leistung und Pipelining Einführung in die Technische Informatik Falko Dressler, Stefan Podlipnig Universität Innsbruck Übersicht Leistung Leistungsmessung Leistungssteigerung Pipelining Einführung in die
Inhaltsverzeichnis. Teil I Aufgaben 1
iii Teil I Aufgaben 1 1 Grundlagen der Elektrotechnik 3 Aufgabe 1: Punktladungen............................ 3 Aufgabe 2: Elektronenstrahlröhre........................ 3 Aufgabe 3: Kapazität eines Koaxialkabels...................
Aufbau von modernen Computersystemen
Kapitel 2: Aufbau von modernen Computersystemen Einführung in die Informatik Wintersemester 2007/08 Prof. Bernhard Jung Übersicht Software Anwendersoftware Betriebssystem Hardware von Neumann Architektur
Computergrundlagen Geschichte des Computers
Computergrundlagen Geschichte des Computers Axel Arnold Institut für Computerphysik Universität Stuttgart Wintersemester 2010/11 1641: Rechenmaschine von B. Pascal B. Pascal, 1632-1662 mechanische Rechenmaschine
3. Rechnerarchitektur
ISS: EDV-Grundlagen 1. Einleitung und Geschichte der EDV 2. Daten und Codierung 3. Rechnerarchitektur 4. Programmierung und Softwareentwicklung 5. Betriebssyteme 6. Internet und Internet-Dienste 3. Rechnerarchitektur
Technischen Informatik I, WS 2004/05
PHILIPPS-UNIVERSITÄT MARBURG Fachbereich Mathematik und Informatik Prof Dr R Loogen, Dipl-Inform J Beringer D-3532 Marburg Hans-Meerwein-Straße Lahnberge Klausur zur Technischen Informatik I, WS 24/5 3
Im Original veränderbare Word-Dateien
Das Von-Neumann-Prinzip Prinzipien der Datenverarbeitung Fast alle modernen Computer funktionieren nach dem Von- Neumann-Prinzip. Der Erfinder dieses Konzeptes John von Neumann (1903-1957) war ein in den
Technische Informatik 2 Adressierungsarten
Technische Informatik 2 Adressierungsarten Prof. Dr. Miroslaw Malek Sommersemester 2009 www.informatik.hu-berlin.de/rok/ca Thema heute X-Adressmaschine 0-Adressmaschine 1-Adressmaschine 2-Adressmaschine
DATEN UND BEFEHLSFORMATE, ADDRESSIERUNGSARTEN UND MASCHINEN- PROGRAMMIERUNGSKONZEPTE
D - CA - IV - AA - 1 HUMBOLDT-UNIVERSITÄT ZU BERLIN INSTITUT FÜR INFORMATIK Vorlesung 4 DATEN UND BEFEHLSFORMATE, ADDRESSIERUNGSARTEN UND MASCHINEN- PROGRAMMIERUNGSKONZEPTE Sommersemester 2003 Leitung:
Logik mit Gedächtnis : Sequentielle Logik
Logik mit Gedächtnis : Sequentielle Logik Schaltwerke Grundkomponenten zur Informationspeicherung: Flip-Flops Typische Schaltwerke Entwurf eines Schaltwerks Wintersemester 12/13 1 asynchrone und synchrone
Logische Bausteine. Grundlagen der Rechnerarchitektur Logik und Arithmetik 31
Logische Bausteine Sequentielle Schaltungen Shlt Grundlagen der Rechnerarchitektur Logik und Arithmetik 31 Sequentielle Schaltungen n Eingänge m Ausgänge n Eingänge m Ausgänge Zustand Ausgänge hängen nur
Shangrila. One Instruction Set Computer
Shangrila One Instruction Set Computer Outline One Instruction Set Computer Die Idee Funktion Die Machine Shangrila VM Interfaces Tools Implementation Status & Zukunft OISC >> Die Idee CPU mit nur einer
4 DIGITALE SCHALTUNGSTECHNIK
Digitale Schaltungstechnik 59 4 DIGITALE SCHALTUNGSTECHNIK Um Daten zu verarbeiten, verwenden Computer als grundlegende Größen logische Variablen, die genau zwei Zustände annehmen können, nämlich den Wert
C. BABBAGE (1792 1871): Programmgesteuerter (mechanischer) Rechner
Von-Neumann-Rechner (John von Neumann : 1903-1957) C. BABBAGE (1792 1871): Programmgesteuerter (mechanischer) Rechner Quelle: http://www.cs.uakron.edu/~margush/465/01_intro.html Analytical Engine - Calculate
Kap.2 Befehlsschnittstelle. Prozessoren, externe Sicht
Kap.2 Befehlsschnittstelle Prozessoren, externe Sicht 2.1 elementare Datentypen, Operationen 2.2 logische Speicherorganisation 2.3 Maschinenbefehlssatz 2.4 Klassifikation von Befehlssätzen 2.5 Unterbrechungen
H Hypothetischer Prozessor
1 Einordnung H Hypothetischer Prozessor Ebene 6 Ebene 5 Ebene 4 Ebene 3 Ebene 2 Ebene 1 Ebene 0 Problemorientierte Sprache Assemblersprache Betriebssystem ISA (Instruction Set Architecture) Mikroarchitektur