Architektur und Organisation von Rechnersystemen

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Jobst Flater
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1 Architektur und Organisation von Thema heute: More need for more Speed, Weitere Architekturmerkmale, Zahlendarstellungen, Makroassembler BKH-ArcOrg16-V3 am Ulrich Schaarschmidt BK-H/HS Düsseldorf, WS 2016/17 Literaturhinweise (Reihenfolge ohne Wertung) Oberschelp, W.; Vossen, G.: Rechneraufbau und Rechnerstrukturen 10., überarbeitete und erweiterte Auflage 2006,Oldenbourg Verlag München Wien Patterson, David A.; Hennessy, John L.: Rechnerorganisation und Rechnerentwurf (Die Hardware/Software-Schnittstelle) 2011, 4. vollständig überarbeitete Auflage, Oldenbourg Verlag München (c) U. Schaarschmidt, HS D 2 (c) Prof. Dr. U. G. Schaarschmidt 1

2 Literaturhinweise AMD-Webseite ars technica The Art Of Technology pu/caching.ars/ (c) U. Schaarschmidt, HS D 3 Literaturhinweise Schneider, Uwe; Werner, Dieter (Hrsg): Taschenbuch der Informatik Fachbuchverlag Leipzig, 4. Aufl Link, Wolfgang: Assembler Programmierung Franzis Verlag, 9. Auflage 2000 (c) U. Schaarschmidt, HS D 4 (c) Prof. Dr. U. G. Schaarschmidt 2

3 (c) U. Schaarschmidt, HS D 5 Nachlese : Intel i8080 CPU (c) U. Schaarschmidt, HS D 6 (c) Prof. Dr. U. G. Schaarschmidt 3

4 Kernspeicher auf Karte (c) U. Schaarschmidt, HS D 7 Kernspeicher im 3 D-Aufbau (c) U. Schaarschmidt, HS D 8 (c) Prof. Dr. U. G. Schaarschmidt 4

5 Kernspeicher im 3 D-Array (c) U. Schaarschmidt, HS D 9 Z80 - Entwicklungsplatine (c) U. Schaarschmidt, HS D 10 (c) Prof. Dr. U. G. Schaarschmidt 5

6 More Speed... Bis ca. 2005: überwiegend 1-Kern-CPUs mit > 3 GHz Mehr Rechenleistung überwiegend durch mehrere CPUs in einem Rechner Bei ca. 4+ GHz kein sinnvolles Verhältnis von Geschwindigkeit zu TDP (Thermal Design Power - Maximalwert der Leistung, die der Prozessor bei der Vollauslastung aufnimmt) (c) U. Schaarschmidt, HS D 11 More Need... Seit ca üblich: Auch mehrere Recheneinheiten auf einer CPU mehrere Programmzähler mehrere Registersets Im Betriebssystem mehrere logische Kerne der Multi-Threading-CPUs (Intel: Hyper Threading, HT) (c) U. Schaarschmidt, HS D 12 (c) Prof. Dr. U. G. Schaarschmidt 6

getrennte Recheneinheiten teilweise gemeinsam genutzter Speicher (inkl.

7 More Core... Seit 2005: auch mehrere (unabhängige) CPU-Kerne auf einer physikalischen CPU getrennte Recheneinheiten teilweise gemeinsam genutzter Speicher (inkl. Cache) TDP wenig höher als bei Single-Core (c) U. Schaarschmidt, HS D 13 Architektur AMD Athlon CPU (c) U. Schaarschmidt, HS D 14 (c) Prof. Dr. U. G. Schaarschmidt 7

8 Architektur AMD Quad-Core Cache-Struktur: getrennt und geteilt (c) U. Schaarschmidt, HS D 15 Speicherparameter (c) U. Schaarschmidt, HS D 16 (c) Prof. Dr. U. G. Schaarschmidt 8

Cache früher: auf dem Mainboard (Hauptplatine)

(bei Intel: ICH, I/O Controller Hub) (c) U.

9 Cache früher: auf dem Mainboard (Hauptplatine) heute: auf dem Mikroprozessor (CPU) (c) U. Schaarschmidt, HS D 17 Brücken (bei Intel: MCH, Memory Controller Hub) Northbridge Southbridge (bei Intel: ICH, I/O Controller Hub) (c) U. Schaarschmidt, HS D 18 (c) Prof. Dr. U. G. Schaarschmidt 9

Northbrigde Anbindung an die CPU (Front Side Bus):

10 Northbrigde Anbindung an die CPU (Front Side Bus): Speicher (SDRAM/DDR/DDR2/ ) außer AMD: Memory Controller in der CPU! Grafikkarte (AGP/PCIe) heute auch: integrierte Grafik (Chipsatzgrafik) (c) U. Schaarschmidt, HS D 19 Southbridge Anbindung an Northbridge: USB IDE SATA APM RTC (c) U. Schaarschmidt, HS D 20 (c) Prof. Dr. U. G. Schaarschmidt 10

11 CPU-Architekturen einiger Rechner-Familien (c) U. Schaarschmidt, HS D 21 RISC Reduced Instruction Set Computer Rechner mit reduziertem Befehlssatz, I.d.R. 1-Wort-Befehle, die hardwaremäßig verdrahtet sind und deshalb wesentlich schneller abgearbeitet werden können, als mikrocodierte Befehle. Da zu Beginn der Entwicklung noch nicht so viele Transistoren auf einem Chip vereinbar waren, war der Befehlsumfang beschränkt (RISC). Inzwischen ist die Anzahl der Transistoren kein Kriterium mehr und die RISC- Prozessoren haben ähnlich viele Befehle wie die CISC-Prozessoren oder mehr (PowerPC >200). (c) U. Schaarschmidt, HS D 22 (c) Prof. Dr. U. G. Schaarschmidt 11

12 RISC Reduced Instruction Set Computer II RISC-Prozessoren haben sinnvollerweise eine Registerarchitektur, d.h. so viele Register wie möglich, um mit den 1-Wort-Befehlen, die i.d.r. in einem Taktzyklus abgearbeitet werden können, effektiv zu arbeiten. Über die Register kann der Programmierer frei verfügen (d.h. keine Festlegung durch das System, ob Adress- oder DatenRegister). Die Multiuser- und Multitasking-Fähigkeiten für Workstations werden durch Zusammenfassung von Registern zu Registerbänken erreicht. (c) U. Schaarschmidt, HS D 23 RISC Reduced Instruction Set Computer III Einige Register bleiben für Systemaufgaben reserviert. Die anderen Registerbänke werden bei Kontextwechsel einfach umgeschaltet. Ein Basisregister beinhaltet die Kennzeichnung der momentan aktiven Registerbank. Ein Taskwechsel erfolgt durch Wechsel des Basisregisterinhalts. Intelligente Pipeline-Strukturen sorgen für den benötigten Nachschub an Befehlen und Daten. Eine RISC-CPU macht erst ab 32 Registern Sinn. (c) U. Schaarschmidt, HS D 24 (c) Prof. Dr. U. G. Schaarschmidt 12

13 RISC versus CISC Von außen gesehen haben sich die beiden Architekturen stark angenähert. RISC hat mehr Befehle als früher moderne CISC-Prozessoren verarbeiten ihre Befehle großteils in einem Taktzyklus wie die RISC-Kollegen. Die Bezeichnungen RISC und CISC im ursprünglichen Sinne sind heute kaum mehr anwendbar. Die sonstigen Beschleunigungsmechanismen wie z.b. L1-Cache für Code und Daten, Befehlspipelining, Verzweigungsvorhersage und Superscalar- Design gibt es in beiden Familiengruppierungen. (c) U. Schaarschmidt, HS D 25 EPIC Explicitly Parallel Instruction Set Computing Mehr Komplexität an den Compiler, wegen der Parallelverarbeitung Mehr Register, Berechnung aller möglichen Verzweigungen eines Rechenvorganges im voraus, damit die CPU nicht auf Daten warten muss. Fliesskomma-Operationen Eingesetzt beim Itanium 2 von Intel / HP (c) U. Schaarschmidt, HS D 26 (c) Prof. Dr. U. G. Schaarschmidt 13

14 Computersysteme Der Computer besteht aus Prozessor, (flüchtigem) Arbeitsspeicher, Massenspeicher, Ein-/Ausgabe- Einheiten. Der Prozessor kommuniziert mit den an ihn angeschlossenen Einheiten über sog. Bussysteme. Datenbus, Befehlsbus, Adressbus, System- oder Steuerbus. (c) U. Schaarschmidt, HS D 27 Bussysteme (c) U. Schaarschmidt, HS D 28 (c) Prof. Dr. U. G. Schaarschmidt 14

15 PC-Standard: PCI-Bus - Peripheral Component Interconnect Architektur und Organisation von Buskonzepte Interner Bus: Bussystem innerhalb der CPU (auf dem Chip), System- oder Memorybus: Bus, der für die schnelle Verbindung zum Hauptspeicher dient, Grafik-Bus (AGP): Bus für schnelle Verbindungen zur Grafikkarte, High-Speed-Bus (PCI): Bus für die schnellen externen Baugruppen eines Mikrorechnersystems, Low-Speed-Bus (ISA): Bus für die langsameren (und alten) externen Baugruppen eines Mikrorechnersystems, Gerätebus: Verbindung zu mehreren Geräten über ein einheitliches Leitungssystem (Festplatten, CD-Rom, USB-Geräte), Geräteschnittstelle: Einzelne Verbindung zu speziellem Gerät (Monitor, Tastatur, Drucker, Maus) (c) U. Schaarschmidt, HS D 29 (c) U. Schaarschmidt, HS D 30 (c) Prof. Dr. U. G. Schaarschmidt 15

16 Busdaten (alte/neue PC-Busse) (c) U. Schaarschmidt, HS D 31 Speichersysteme (c) U. Schaarschmidt, HS D 32 (c) Prof. Dr. U. G. Schaarschmidt 16

17 Halbleiterspeicher (c) U. Schaarschmidt, HS D 33 Primär-Speicher im Rechner (c) U. Schaarschmidt, HS D 34 (c) Prof. Dr. U. G. Schaarschmidt 17

18 Speicherzugriff PC-Halbleiterspeicher (c) U. Schaarschmidt, HS D 35 (c) U. Schaarschmidt, HS D 36 (c) Prof. Dr. U. G. Schaarschmidt 18

19 Macro-Assembler Objektorientiertes Programmieren auf unterster Ebene. Wiederverwendung von schon einmal geschriebenem Code. Die Makros werden an ihrer Aufrufstelle in das aufrufende Programm eingebaut zur Assemblierungszeit.Unterprogramme sind etwas anderes. Weiteres in der praktischen Übung! (c) U. Schaarschmidt, HS D 37 (c) Prof. Dr. U. G. Schaarschmidt 19

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