FAKULTÄT FÜR INFORMATIK

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1 FAKULTÄT FÜR INFORMATIK TECHNISCHE UNIVERSITÄT MÜNCHEN Lehrstuhl für Rechnertechnik und Rechnerorganisation Prof. Dr. Martin Schulz Einführung in die Rechnerarchitektur Wintersemester 2017/2018 Lösungsvorschlag zur Zentralübung Antworten auf die Fragen im Text Was für Standardschaltnetze könnte es evtl. noch geben? Die mikroprogrammierbare Maschine hält noch ein paar typische Schaltnetze bereit, wie z. B. Inkrementer, Nulldetektor, Übertragssteuerung etc. Ausserdem sind auch die ALU und das Mapping-PROM (nach seiner Programmierung) recht komplexe Schaltnetze. Stellen Sie die Wahrheitstabelle für einen 1-aus-4-Encoder auf, der Binärzahlen als Code verwendet. e 0 e 1 e 2 e 3 c 1 c Rest beliebig Wie sieht die Gatterrealisierung dieses Encoders aus? e1 e3 >=1 c0 e2 >=1 c1 1

2 Wie sieht die VHDL-Realisierung dieses Encoders aus? -- e ist ein std_logic_vector(3 downto 0) -- c ist ein std_logic_vector(1 downto 0) process(e) case e is when "1000" => c<="00"; when "0100" => c<="01"; when "0010" => c<="10"; when "0001" => c<="11"; when others => c<="00"; -- alle anderen Fälle (wg. Z/L/H/...) end case; end process; Wie sieht die allgemeine Wahrheitstabelle eines Decoders aus? e 0... e M 1 a 0 a 1 a 2... a N 1 C C C C N Stellen Sie die Wahrheitstabelle für einen Binärdecoder auf, der 2-Bit-Worte am Eingang verarbeitet. e 1 e 0 a 0 a 1 a 2 a Wie sieht die Gatterrealisierung dieses Decoders aus? e0 e1 a0 a1 a2 a3 2

3 Die nicht ausgefüllten Kreise an den Eingängen der UND-Gatter sind eine Abkürzung für eine vorgeschaltete Negation. Der algebraische Ausdruck für a 0 lautet demnach a 0 = e 0 e 1. Wie sieht die VHDL-Realisierung dieses Decoders aus? process(e) case e is when "00" => c<="1000"; when "01" => c<="0100"; when "10" => c<="0010"; when "11" => c<="0001"; when others => c<="1000"; -- std_logic könnte noch andere Werte end case; -- ausser 0 und 1 haben, daher when others! end process; Wie kann man sich einen Multiplexer bzw. einen Demultiplexer aus einzelnen Gattern zusammengesetzt vorstellen? e0 Mischer e1 e2 >=1 a e3 c0 c1 Dekoder Der Demultiplexer wird analog aus einem Dekoder plus einem Datenwegverteiler aufgebaut. Aufgabe 12.1 Stellen wir zunächst eine Funktionstabelle für den gesamten Demultiplexer auf. Zur Erhöhung der Übersichtlichkeit wollen wir uns dabei auf die Fälle beschränken, bei denen der Eingang E = 1 ist, da andernfalls sowieso sämtliche Ausgänge A i = 0 sind: 3

4 S 2 S 1 S 0 A 7 A 6 A 5 A 4 A 3 A 2 A 1 A Aus dieser Funktionstabelle können wir nun leicht die Wahrheitstabellen für die einzelnen Ausgänge ableiten, indem wir die disjunktive Normalform (DNF) bilden. Die DNF ist hierbei vorzuziehen, da die Einsmenge jeder Ausgangs-Schaltfunktion jeweils nur aus einem Minterm besteht. Wahrheitstabellen: S 2 S 1 S 0 E A A 0 = E S 2 S 1 S 0 S 2 S 1 S 0 E A A 1 = E S 2 S 1 S 0 S 2 S 1 S 0 E A A 2 = E S 2 S 1 S 0 S 2 S 1 S 0 E A A 3 = E S 2 S 1 S 0 S 2 S 1 S 0 E A A 4 = E S 2 S 1 S 0 S 2 S 1 S 0 E A A 5 = E S 2 S 1 S 0 S 2 S 1 S 0 E A A 6 = E S 2 S 1 S 0 S 2 S 1 S 0 E A A 7 = E S 2 S 1 S 0 Die VHDL-Realisierung geht vom Verhalten aus, d.h. abhängig von c soll e auf die einzelnen Bits von a geschaltet werden. 4

5 -- (Process-Kontext) a<=" "; -- Standardbelegung: Alle Bits auf 0 case c is when "000" => a(0)<=e; when "001" => a(1)<=e; when "010" => a(2)<=e; when "011" => a(3)<=e; when "100" => a(4)<=e; when "101" => a(5)<=e; when "110" => a(6)<=e; when "111" => a(7)<=e; when others => end case; Aufgabe 12.2 Addierer Wie lautet die Wahrheitstabelle eines 1-Bit-Volladdierers? Ein Volladdierer realisiert die schriftliche Addition zweier einzelner Bits (a,b) zuzüglich eines Übertrags von einer niedrigerwertigen Stelle (c in). Erzeugt wird ein Summenbit (y) sowie ein Übertrag (c out). c in a b y c out Kann man den Volladdierer statt mit einer herkömmlichen DNF oder KNF auch geschickter durch andere Gatterfunktionen darstellen? (Tip: XOR-Funktion!) Eine Darstellung von Summen- und Übertragsfunktion mit Hilfe von DNF oder KNF ist hier nur mäßig optimal, da jeweils vier Min- bzw. Maxterme benötigt würden. Teilt man die Tabelle jedoch (wie durch den horizontalen Strich angedeutet) in zwei Teile auf, so kann man folgende Feststellungen machen: Der obere Teil der Summenfunktion entspricht einer XOR-Funktion! Der untere Teil der Summenfunktion entspricht einer negierten XOR-Funktion (XNOR). Ein XOR-Gatter kann man auch als schaltbaren Inverter auffassen: Sobald ein Eingang (der Schalteingang) aktiv ist, wird der andere negiert, andernfalls entspricht das Ausgangssignal dem Eingang. 5

6 Hieraus kann man eine sehr einfache Darstellung für die Summenfunktion ableiten. Das XOR- Gatter wird dabei durch ein = 1-Zeichen dargestellt: a b = 1 c_in = 1 y Bei der Übertragsfunktion kann man leider nicht so schön vereinfachen und ist im wesentlichen auf die methodische Herleitung via DNF/KNF angewiesen. Wie sieht das Blockschaltbild (also die Struktur) eines aus zwei 1-Bit-Addierern zusammengesetzten 2-Bit-Addierers aus? y1 y0 c_out1 VA1 c_in1 c_out0 VA0 c_in0 a1 b1 a0 b0 Die Erzeugung eines Übertrag eines Mehr-Bit-Addierers durch Verkettung der Überträge der Einzelbit-Addierer nennt man Ripple Carry im Gegensatz zum sogenannten Carry-Look-Ahead- Verfahren, bei dem der resultierende Übertrag direkt per Schaltfunktion aus den Eingangssignalen ermittelt wird. Das erste Verfahren braucht dabei nur wenige Ressourcen (Gatter), ist aber wegen seiner Mehrstufigkeit bei einer großen Anzahl von Bits eventuell langsam, während das zweite Verfahren sehr viel Logik benötigt, die aber zweistufig aufgebaut sein kann und somit hohe Schaltgeschwindigkeiten zulässt. Beschreibung eines 2Bit Addierers in VHDL in Gattergleichungen entity adder2_bit is port (a,b: in unsigned(1 downto 0); c_in: std_logic; y: out unsigned(2 downto 0) ); end entity; architecture algebraic of adder2_bit is signal carry: unsigned(2 downto 1); y(0) <= a(0) xor b(0) xor c_in; carry(1) <= (a(0) and b(0)) or (c_in and (a(0) or b(0))); 6

7 y(1) <= a(1) xor b(1) xor carry(1); carry(2) <= (a(1) and b(1)) or (carry(1) and (a(1) or b(1))); y(2) <= carry(2); end algebraic; Verhaltensbeschreibung eines 2Bit Addierers in VHDL architecture behavioral of adder_2bit is y<=( 0 a)+( 0 b)+("00"c_in); end behavioral; Hier werden mit dem Vektor-Konkatenationsgsoperator zum Beispiel die beiden 2Bit Vektoren a und b mit jeweils einer führenden 0 ergänzt, damit das Ergebnis der Addition mit Übertrag dem 3stelligen Ergebnisvektor zugewiesen werden kann. Der Additionsoperator ist (wie auch die anderen Grundrechenarten) nur für Vektoren vom Typ signed bzw. unsigned definiert. Aufgabe 12.3 a) library IEEE; use IEEE.std_logic_1164.all; entity dec_7seg is port ( wert: in std_logic_vector(3 downto 0); -- 4Bit Eingang segmente: out std_logic_vector(6 downto 0) -- 7Bit Ausgang ); end dec_7seg; architecture lsg113 of dec_7seg is process(wert) case wert is when "0000" => segmente<=" "; -- Werte wie in Aufg. 2.2a when "0001" => segmente<=" "; -- 1 when "0010" => segmente<=" "; when "0011" => segmente<=" "; when "0100" => segmente<=" "; when "0101" => segmente<=" "; -- 5 when "0110" => segmente<=" "; when "0111" => segmente<=" "; when "1000" => segmente<=" "; when "1001" => segmente<=" "; -- 9 when others => segmente<=" "; -- Alle verbliebenen Werte end case; end process; end lsg113; Natürlich wäre es in VHDL auch möglich, die Übersetzung direkt über eine Tabelle zu beschreiben. Dazu müssen allerdings spezielle Typen deklariert werden, was hier zu weit gehen würden. 7

8 b) Die Gatterrealisierung des 74LS48 entspricht tatsächlich in großen Teilen dem Ergebnis, würde man den VHDL-Code von 12.3a mit einem Syntheseprogramm in Gatter umwandeln. Das Grundprinzip basiert zwar auf einer disjunktiven Normalform für jeden Ausgang, allerdings ist durch die technologisch bedingte Vorliebe von AND und NAND-Gattern die Struktur nicht mehr einfach zu durchschauen. Müsste man jetzt in der Gatterdarstellung das Aussehen einer Ziffer ändern (z. B. Hinzufügen des oberen Querbalkens bei der Ziffer 6), wäre das nur schwer machbar. In VHDL wäre es die Änderung einer Zeile. Aufgabe 12.4 a) Die Funktionstabelle eines 4-zu-1-Multiplexers sieht folgendermaßen aus: C 1 C 0 A 0 0 E E E E 3 Eine vollständige Wahrheitstabelle aufzuzeichnen, wäre zu umfangreich: Mit den zwei Steuereingängen C 1 und C 0 sowie den Dateneingängen E hätte man 6 Eingänge, die zu einer 64 Zeilen langen Wahrheitstabelle führen würden. Es ist daher in diesem Fall einfacher, eine disjunktive algebraische Normalform direkt niederzuschreiben. Nach dem Prinzip des Mischers kann man nämlich jeweils einen der vier Eingänge auf den Ausgang schalten, indem man die passende Bedingung konjunktiv (also per UND) mit dem Eingang verknüpft: A = E 0 Bedingung für 0 + E 1 Bedingung für 1 + E 2 Bedingung für 2 + E 3 Bedingung für 3 Man erhält schließlich: A = E 0 C 0 C 1 +E 1 C 0 C 1 +E 2 C 0 C 1 +E 3 C 1 C 0 b) In VHDL-Schreibweise erhalten wir unterschiedliche Varianten, je nachdem, ob algebraische Formeln bzw. das Verhalten beschreiben oder einzelne Signale für Eingänge und Steuersignale verwenden (e0...e(3) bzw. c1, c0) oder ob wir Busse (Bitvektoren) verwenden (e(0...3) und c(1) bzw. c(0)). Bei der Unterscheidung Einzelsignale/Vektoren muss die ENTITY-Deklaration entsprechend angepasst sein. Man beachte ausserdem, dass die logischen Operatoren NOT, AND und OR keine unterschiedliche Präzedenz haben und daher Klammern bei den Ausdrücken verwendet werden müssen. Der Unterschied zwischen algebraischer Darstellung und dem Verhalten benötigt dagegen keine Änderung der Entity. Variante 1: Einzelne Signale 8

9 entity mux4_1 IS port ( e0, e1, e2, e3, c0, c1: in std_logic; a: out std_logic ); end mux4_1; architecture algebraic of mux4_1 is a <= (e0 and (not c0) and (not c1)) or (e1 and c0 and (not c1)) or (e2 and (not c0) and c1) or (e3 and c0 and c1); end algebraic; Variante 2a: Bitvektoren, algebraisch entity mux4_1b IS port ( e: in std_logic_vector (3 downto 0); c: in std_logic_vector (1 downto 0); a: out std_logic ); end mux4_1b; architecture algebraic of mux4_1b is a <= (e(0) and (not c(0)) and (not c(1))) or (e(1) and c(0) and (not c(1))) or (e(2) and (not c(0)) and c(1)) or (e(3) and c(0) and c(1)); end algebraic; Variante 2b: Bitvektoren, Verhalten -- Lösung mit Concurrent Statements architecture behavioral of mux4_1b is a <= e(0) when c="00" else e(1) when c="01" else e(2) when c="10" else e(3); end behavioral; Die Deklaration der Bitvektoren erfolgte hierbei mit absteigender Reihenfolge (downto- Schlüsselwort). Diese Art der Deklaration ist üblicher als die aufsteigende Version mit TO. Der Grund dafür liegt in Zuweisungen von konstanten Werten ( Bitstrings ) an Busse. Bei einer Deklaration x: std logic vector (3 downto 0); wird bei der Zuweisung x <= "0101" das MSB wie in der üblichen Interpretation (MSB=höchste Bitnummer) auf 0 gesetzt, andernfalls auf 1, da die ganze Zuweisung dann gespiegelt erfolgen würde. Hinweis: Bei IBM fängt das höchstwertige Bit zwar auch links, aber mit der Nummer 0 an! 9