Einführung in Computer Microsystems Sommersemester Vorlesung Dr.-Ing. Wolfgang Heenes

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1 Einführung in Computer Microsystems Sommersemester Vorlesung Dr.-Ing. Wolfgang Heenes 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 1

2 Inhalt 1. Verilog HDL, Simulation und Synthese 2. Strukturen von Schaltwerken 3. Beschreibung von Schaltwerken in Verilog HDL 4. Synthese von Schaltwerken 5. Zusammenschaltung von Schaltwerken 6. Zusammenfassung und Ausblick 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 2

3 Verilog HDL, Simulation und Synthese Beispiel: Zähler I Gegeben ist ein 4-Bit-Zähler: module zaehler ( input clock, output reg [ 3 : 0 ] qa ) ; posedge clock ) qa <= qa + 1; end endmodule begin 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 3

4 Verilog HDL, Simulation und Synthese Beispiel: Zähler II Der Zähler soll um einen Eingang sreset erweitert werden. Durch das Setzen des Eingangs sreset soll der Zähler synchron zurückgesetzt werden. module zaehler ( input clock, input sreset, output reg [ 3 : 0 ] qa ) ; posedge clock ) i f ( s r eset ) begin qa <= 4 b0 ; end else begin qa <= qa + 1; end end endmodule begin 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 4

5 Verilog HDL, Simulation und Synthese Beispiel: Zähler III Der Zähler soll außerdem asynchron rücksetzbar sein. Der Eingang wird mit areset bezeichnet. module zaehler ( input clock, input sreset, input areset, output reg [ 3 : 0 ] qa ) ; posedge clock or posedge areset ) begin i f ( areset ) begin qa <= 4 b0 ; end else i f ( s r eset ) begin qa <= 4 b0 ; end else begin qa <= qa + 1; end end endmodule 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 5

6 Verilog HDL, Simulation und Synthese Testbench für Simulation module testbed ; reg clock ; reg sreset, areset ; wire [ 3 : 0 ] qa ; zaehler uut (. clock ( clock ),. s r eset ( s r eset ),. areset ( areset ),. qa ( qa ) ) ; i n i t i a l begin clock = 1; s r eset = 0; areset = 0; / / I n i t i a l i z e I nputs / / Simulation #12 areset = 1; #1 areset = 0; #25 s r eset = 1; #4 s r eset = 0; end always #5 clock =! clock ; / / Takt endmodule 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 6

7 Ergebnis der Simulation des Zählers Diese Testbench führt zu folgendem Simulationsergebnis Simulation zeigt, wie bei 12 ns die steigende Flanke an areset den Zähler sofort zurücksetzt. Zwischen 30 ns und 40ns ist sreset gesetzt. Dies bleibt jedoch ohne Folgen, da während dieser Zeit keine positive Taktflanke auftritt. Ein synchroner Reset erfolgt bei 60ns, da nur hier gesetztes sreset und eine steigende Taktflanke zugleich auftreten. Immer aussagekräftigte Stimuli überlegen. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 7

8 Ergebnis der Synthese des Zählers Synchroner Reset Das Technology Schematic des Zählers mit synchronem Reset ist in der folgenden Abbildung zu sehen. Zur Realisierung werden vier synchron zurücksetzbare D-Flip-Flops (FDR) verwendet. Sie speichern die vier Bit des Zählers. Die kombinatorische Logik wird durch mehrere Look-Up Tabellen realisiert. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 8

9 Ergebnis der Synthese des Zählers Synchroner und asynchroner Reset Das Technology Schematic des Zählers mit asynchronem Reset ist in der folgenden Abbildung zu sehen. Es werden vier D-Flip-Flops verwendet. Diese sind asynchron zurücksetzbar (FDC). Da die Flip-Flops nicht synchron und zugleich asynchron zurücksetzbar sind, wird der synchrone Reset über Look-Up Tabellen realisiert. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 9

10 Datenblatt: Spartan-3E FPGA, S. 31 Table 15: Storage Element Signals Signal D Q C G CE GE S R PRE CLR SR REV Description Input. For a flip-flop data on the D input is loaded when R and S (or CLR and PRE) are Low and CE is High during the Low-to-High clock transition. For a latch, Q reflects the D input while the gate (G) input and gate enable (GE) are High and R and S (or CLR and PRE) are Low. The data on the D input during the High-to-Low gate transition is stored in the latch. The data on the Q output of the latch remains unchanged as long as G or GE remains Low. Output. Toggles after the Low-to-High clock transition for a flip-flop and immediately for a latch. Clock for edge-triggered flip-flops. Gate for level-sensitive latches. Clock Enable for flip-flops. Gate Enable for latches. Synchronous Set (Q = High). When the S input is High and R is Low, the flip-flop is set, output High, during the Low-to-High clock (C) transition. A latch output is immediately set, output High. Synchronous Reset (Q = Low); has precedence over Set. Asynchronous Preset (Q = High). When the PRE input is High and CLR is Low, the flip-flop is set, output High, during the Low-to-High clock (C) transition. A latch output is immediately set, output High. Asynchronous Clear (Q = Low); has precedence over Preset to reset Q output Low CLB input for R, S, CLR, or PRE CLB input for opposite of SR. Must be asynchronous or synchronous to match SR. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 10

11 Schaltnetz/Schaltwerk Bisher wurden in der Vorlesung Schaltnetze, also kombinatorische Logik vorgestellt (z. B. Halbaddierer) Schaltwerke, auch sequenzielle Schaltungen 1 genannt, haben die Eigenschaft einen Zustand abspeichern zu können. Die Ausgangswerte zu einem bestimmten Zeitpunkt hängen vom vergangenen Verhalten der Schaltung sowie den aktuellen Eingabewerten ab. Beispiele für Schaltwerke in CMS: z. B. Zähler Das Verhalten eines Automaten läßt sich allgemein durch Übergangs- und Ausgabefunktionen beschreiben. Die Übergangsfunktionen geben dabei an, welche Folgezustände die inneren Zustandsvariablen zu einem Folgezeitpunkt t + 1 in Abhängigkeit der Werte der Eingangssignale und inneren Zustandsvariablen zu einem Zeitpunkt t annehmen. 1 engl. sequential logic 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 11

12 Strukturen von Schaltnetzen / Schaltwerken Reduzierung auf Übergangs- und Ausgabefunktionen 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 12

13 Kennzeichen von Schaltwerken (sequentiellen Schaltungen) Die Ausgabefunktionen geben die Abhängigkeit der Ausgangssignale von den derzeitigen Eingangssignalen und inneren Zustandsvariablen an. Kennzeichen von Automaten sind Rückkopplungen von inneren Schaltvariablen auf eine kombinatorische Schaltung, die die Eingangsvariablen zusätzlich mit diesen rückgekoppelten Schaltvariablen verknüpft. Das Flip-Flop ist bereits eine einfache Form einer sequentiellen Schaltung, bei der die Ausgangsvariablen rückgekoppelt und mit den Eingangsvariablen verknüpft werden. Bei sequentiellen Schaltungen lassen sich die Ausgangsvariablen entweder durch kombinatorische Verknüpfungen der Eingangs- und inneren Schaltvariablen oder nur durch Verknüpfung anhand der inneren Schaltvariablen erzeugen. Es können innere Schaltvariablen des Automaten als Ausgangsvariablen verwendet werden. Der Automat läßt sich in diesem Fall nur durch Übergangsfunktionen beschreiben, während die Ausgabefunktionen entfallen. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 13

14 Beispiel für Automat als Zustandsgraphen 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 14

15 Automaten Während die technische Informatik den Automaten zur abstrakten Beschreibung von Rechnerhardware benutzt, definiert die Mathematik den endlichen Automaten wie folgt. Definition: Ein endlicher Automat (engl. finite automaton) ist ein 5-Tupel A = (X, Y, Z, f, g). Dabei ist X die Menge der Eingangsbelegung, Y die Menge der Ausgangsbelegung, Z die Menge der Zustände, f die Überführungsfunktion (Übergangsfunktion) und g die Ergebnisfunktion (Ausgabefunktion). Der endliche Automat besitzt eine endliche Menge von Zuständen. Verschiedene Realisierungsmöglichkeiten (Strukturen) zur Umsetzung eines Automaten möglich. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 15

16 Strukturen von Schaltwerken im Detail Autonomer Automat - Abbildung b) Es existiert nur eine Übergangsfunktion. Die Zustandsfortschaltung erfolgt ohne äußere Einflüsse, d. h. autonom. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 16

17 Strukturen von Schaltwerken im Detail Medwedjew-Automat - Abbildung c) Der Medwedjew-Automat führt die Zustandsfortschaltung in Abhängigkeit des Eingangssignals aus. Beispiel: Ein Zähler, der auf Anforderung zählt. Eine Umcodierung der Ausgangssignale findet nicht statt. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 17

18 Strukturen von Schaltwerken im Detail Moore-Automat - Abbildung d) Neben der Übergangsfunktion existiert auch eine Ausgabefunktion. Formal beschreibt man die Übergangsfunktion des Moore-Automaten mit folgender Gleichung. f : Z X Z Die Zustandsfortschaltung erfolgt in Abhängigkeit des Eingangssignals. Die Ausgabefunktion hat folgendes Aussehen. g : Z Y bezeichnet das kartesische Produkt. Die Ausgangswerte sind nur von den Zuständen abhängig. Beispiel: Ein Zähler, der auf Anforderung zählt und bei dem der Zählerstand umcodiert wird, z. B. für eine 7-Segmentanzeige. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 18

19 Beschreibung von Schaltwerken in Verilog HDL Schaltwerk mit drei Zuständen Ausgänge sind an Zustand gekoppelt Generierter Graph aus Verilog HDL, Transitionsbedingungen s. Code Zustandsgraph 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 19

20 Beschreibung von Schaltwerken in Verilog HDL module state_machine ( clk, in, reset, out ) ; input clk, in, reset ; output [ 1 : 0 ] out ; reg [ 1 : 0 ] out ; reg [ 1 : 0 ] s t a t e ; parameter S0 = 0, S1 = 1, S2 = 2; ( s t a t e ) begin case ( s t a t e ) S0 : out = 2 b01 ; S1 : out = 2 b10 ; S2 : out = 2 b11 ; default : out = 2 b00 ; endcase end ( posedge clk or posedge reset ) begin i f ( reset ) s t a t e <= S0 ; else case ( s t a t e ) S0 : state <= S1 ; S1 : i f ( i n ) state <= S2 ; else state <= S1 ; S2 : i f ( i n ) state <= S0 ; else state <= S1 ; endcase end endmodule 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 20

21 Beschreibung von Schaltwerken in Verilog HDL entspricht diese Implementierung der Trennung von kombinatorischer Logik und den Speichern/Registern? Blockschaltbild einer Zustandsmaschine 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 21

22 Ein Beispiel: Schiebeautomaten Schiebeschaltung Funktion synchron zur steigenden Flanke des Taktes clk wird eine 1 relativ zu den drei Nullen in einem 4-Bit-Wort out(3:0) in Abhängigkeit vom Eingangssignal a zyklisch nach rechts (a=1) oder nach links (a=0) geschoben. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 22

23 Schiebeautomat: Zustandsgraphen für Moore- Automaten Jeder Zustand enthält eine Kodierung Eine 1 am Eingang führt aus dem Zustand S1 in den Zustand S2, eine Null hingegen in den Zustand S0. Zustandsgraph 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 23

24 Schiebeautomat: Zustandsgraphen für Mealy- Automaten Jeder Zustand enthält eine Kodierung Ausgaben hängen vom Eingang ab. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 24

25 Realisierung in Verilog HDL Um Zustandsgraphen als synchrone Moore- oder Mealy-Maschinen in Verilog HDL zu übersetzen, gibt es zwei Vorgehensweisen Trennung in kombinatorische Logik und Speicher (Flip-Flop) Keine Trennung von kombinatorische Logik und Speicher Achtung: Das Beispiel module state_machine ist eine Mischform! 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 25

26 Realisierung in Verilog HDL Benötigte Komponenten? Zustandsregister (Flip-Flop), das den aktuellen Zustand der Maschine speichert ein Taktsignal Vorgaben für die Zustandsübergänge die Zuordnung der Zustände zu den Ausgangssignalen optional: eine Reset/Set-Spezifikation ist im Zustandsgraph nicht angegeben es wird angenommen, dass Zustand S0 der Startzustand ist 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 26

27 Trennung in kombinatorische Logik und Speicher (Flip-Flop) I Zwei Realisierungen möglich Moore-Automat Mealy-Automat 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 27

28 Trennung in kombinatorische Logik und Speicher (Flip-Flop) - Moore I module automat_moore ( moore_out, a, clk, r eset ) ; parameter S_0 = 4 b1000, S_1 = 4 b0100, S_2 = 4 b0010, S_3 = 4 b0001 ; output [ 3 : 0 ] moore_out ; input a, clk, r eset ; reg [ 3 : 0 ] state, next_state ; assign moore_out = s t a t e ; always@ ( posedge c l k or posedge r eset ) i f ( r eset ==1) s t a t e <=S_0 ; else begin s t a t e <= next_state ; end April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 28

29 Trennung in kombinatorische Logik und Speicher (Flip-Flop) - Moore II... always@ ( state, a ) begin case ( s t a t e ) S_0 : i f ( a==0) begin next_state = S_3 ; end else i f ( a==1) begin next_state = S_1 ; end S_1 : i f ( a==0) begin next_state = S_0 ; end else i f ( a==1) begin next_state = S_2 ; end S_2 : i f ( a==0) begin next_state = S_1 ; end else i f ( a==1) begin next_state = S_3 ; end S_3 : i f ( a==0) begin next_state = S_2 ; end else i f ( a==1) begin next_state = S_0 ; end default : begin next_state = S_0 ; end endcase end endmodule 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 29

30 Trennung in kombinatorische Logik und Speicher (Flip-Flop) - Moore III Simulation zeigt das gewünschte Verhalten 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 30

31 Trennung in kombinatorische Logik und Speicher (Flip-Flop) - Mealy I module automat_mealy ( mealy_out, a, clk, r eset ) ; parameter S_0 = 4 b1000, S_1 = 4 b0100, S_2 = 4 b0010, S_3 = 4 b0001 ; output [ 3 : 0 ] mealy_out ; input a, clk, r eset ; reg [ 3 : 0 ] mealy_out ; reg [ 3 : 0 ] state, next_state ; always@ ( posedge c l k or posedge r eset ) i f ( r eset ==1) s t a t e <=S_0 ; else begin s t a t e <= next_state ; end April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 31

32 Trennung in kombinatorische Logik und Speicher (Flip-Flop) - Mealy II - Zustand... always@ ( state, a ) begin case ( s t a t e ) S_0 : i f ( a==0) begin next_state = S_3 ; end else i f ( a==1) begin next_state = S_1 ; end S_1 : i f ( a==0) begin next_state = S_0 ; end else i f ( a==1) begin next_state = S_2 ; end S_2 : i f ( a==0) begin next_state = S_1 ; end else i f ( a==1) begin next_state = S_3 ; end S_3 : i f ( a==0) begin next_state = S_2 ; end else i f ( a==1) begin next_state = S_0 ; end default : begin next_state = S_0 ; end endcase April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 32

33 Trennung in kombinatorische Logik und Speicher (Flip-Flop) - Mealy II - Ausgabe... case ( s t a t e ) S_0 : i f ( a==0) begin mealy_out = 4 b0001 ; end else i f ( a==1) begin mealy_out = 4 b0100 ; end S_1 : i f ( a==0) begin mealy_out = 4 b1000 ; end else i f ( a==1) begin mealy_out = 4 b0010 ; end S_2 : i f ( a==0) begin mealy_out = 4 b0100 ; end else i f ( a==1) begin mealy_out = 4 b0001 ; end S_3 : i f ( a==0) begin mealy_out = 4 b0010 ; end else i f ( a==1) begin mealy_out = 4 b1000 ; end default : begin mealy_out = 4 b1000 ; end endcase end endmodule 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 33

34 Trennung in kombinatorische Logik und Speicher (Flip-Flop) - Mealy III Simulation zeigt das gewünschte Verhalten? Achtung: In dem Diagramm sind die Ausgaben, nicht die Zustände dargestellt. Beim Übergang vom Zustand S3 nach S2 wird die zwei ausgegeben. Mit der nächsten Taktflanke wird in den Zustand S2 gewechselt. Dann wird zunächst eine vier ausgegeben (Übergang S2 nach S1). a wird auf eins gesetzt, Folgezustand ist S3, Ausgabe ist eins. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 34

35 Realisierung in einem always-block in Verilog HDL Man kann Zustandfortschaltung, Ausgabe etc. auch in einem einzigen Prozess beschreiben. Der Automat wird damit kompakter geschrieben. Beschreibung von taktsynchronem Zusammenhang zwischen Eingangs- und Ausgangsgrößen Zustände und Zustandsübergangslogik werden nur implizit dargestellt. Das Verhalten des folgenden Automaten entspricht dem eines Moore-Automaten. 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 35

36 Realisierung in einem always-block in Verilog HDL I module automat ( moore_out, a, clk, reset ) ; parameter S_0 = 4 b1000, S_1 = 4 b0100, S_2 = 4 b0010, S_3 = 4 b0001 ; output moore_out ; input a, clk, reset ; reg [ 3 : 0 ] moore_out ; always@ ( posedge clk or posedge reset ) i f ( reset ==1) moore_out <=S_0 ; else begin case ( moore_out ) S_0 : i f ( a==0) begin moore_out <= S_3 ; end else i f ( a==1) begin moore_out <= S_1 ; end S_1 : i f ( a==0) begin moore_out <= S_0 ; end else i f ( a==1) begin moore_out <= S_2 ; end S_2 : i f ( a==0) begin moore_out <= S_1 ; end else i f ( a==1) begin moore_out <= S_3 ; end S_3 : i f ( a==0) begin moore_out <= S_2 ; end else i f ( a==1) begin moore_out <= S_0 ; end default : begin moore_out <= S_0 ; end endcase end endmodule 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 36

37 Realisierung in einem always-block in Verilog HDL II Simulation zeigt das gewünschte Verhalten 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 37

38 Synthese von Schaltwerken - Moore Was ergibt die Synthese dieses Schaltwerks (Automaten)? Für den Moore-Automaten ergibt sich folgendes Bild 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 38

39 Synthese von Schaltwerken - Mealy Für den Mealy-Automaten ergibt sich folgendes Bild Hier wurde auch eine Umkodierung der Zustände vorgenommen 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 39

40 Modellierungsstil RTL-Modellierungsstil beeinflusst Gattermodell effizient oder schlecht, im schlimmsten Fall falsch Designer muss eingesetzten Stil genau beobachten Zielkonflikt Abstraktes RTL-Modell angenehm, Synthesewerkzeug soll sich um Details kümmern Produziert aber gelegentlich unerfreuliche Hardware Hardware-nahes RTL-Modell Mühsam, ineffizient zu schreiben gute Kontrolle über spätere Schaltungsstruktur Unabhängigheit von Zieltechnologie kann verloren gehen Insbesondere bei direkter Instanziierung von Spezialblöcken 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 40

41 Zusammenschaltung von Schaltwerken Verschiedene Möglichkeiten denkbar Beispiel: Prozessor Steuerwerk und Operationswerk sind als Automaten aufzufassen Steuerwerk kann Mealy-Automat/oder Moore-Automat sein Operationswerk kann Mealy-Automat/oder Moore-Automat sein Denkbar sind: Mealy-Steuerwerk/Mealy-Operationswerk (evt. problematisch) Mealy-Steuerwerk/Moore-Operationswerk Moore-Steuerwerk/Mealy-Operationswerk Moore-Steuerwerk/Moore-Operationswerk Aber: wo zieht man eigentlich die Grenze und muss das Operationswerk eigentlich ein Schaltwerk sein? 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 41

42 Zusammenfassung und Ausblick Verilog HDL, Simulation und Synthese Strukturen von Schaltwerken Beschreibung von Schaltwerken in Verilog HDL Synthese von Schaltwerken Nächste Vorlesung behandelt Simulation und Synthese 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 42