Prozessorarchitektur SS2017 Rahmenbedingungen zum Praktikum

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1 Prozessorarchitektur SS2017 Rahmenbedingungen zum Praktikum Vater, Frank Frohberg, Max

2 Agenda 1 Rahmenbedingungen für das Praktikum 2 Überblick Designprozess 3 Einführung in VHDL 4 Bearbeitung der Praktikumsaufgaben

3 Rahmenbedingungen für das Praktikum Termine wöchentlich 16:00 17:30 im Labor, Haus 7, Raum Durchführung Dipl. Inf. Max Frohberg Haus 7, Raum ( 331) (335) Technische Voraussetzungen Account für den Zugang zum Labor-Pool, Ansprechpartner: Herr Dirk Glöde, Haus 4, Raum 1.09, gloede@ cs.uni-potsdam.de Xilinx Vivado IDE (Installation auf en Pool-Rechnern oder als Testversion für Zuhause)

4 Rahmenbedingungen für das Praktikum Praktikumsaufgaben Veröffentlichung auf der Homepage zur Vorlesung unter vollständige Abgabe aller Aufgaben Antworten zu Fragen als PDF in ordentlicher Form Vorlage auf der Homepage zur Vorlesung vor dem Praktikum per Mail an wenn nicht anders gefordert alle Anhänge in einem ZIP-Archiv nach folgender Bezeichnungsvorschrift Matrikelnummer_PA17_Praktikumsblatt_Vorname_Nachname Beispiel: _PA17_1_Max_Musterman syntaktisch und semantisch korrekter Code Abgabefristen sind termingetreu einzuhalten einzige Ausnahme bei Krankheit mit Krankenschein (Meldung per Mail vor dem Praktikum) bei Nichteinhaltung -> keine Prüfungszulassung!

5 Rahmenbedingungen für das Praktikum

6 Rahmenbedingungen für das Praktikum Ablauf der Übung zufällige Vorstellung der letzten Praktikumsaufgabe durch ein oder zwei Teilnehmer Problembesprechung Diskussion der Lösungen Erfahrungsaustausch Prüfungsvorbereitung ein bis zwei Fragen zum Stoff der letzten Vorlesung Besprechung und Bearbeitung der nächsten Praktikumsaufgabe

7 Agenda 1 Rahmenbedingungen für das Praktikum 2 Überblick Designprozess 3 Einführung in VHDL 4 Bearbeitung der Praktikumsaufgaben

8 Hintergrund TMX 1795 aus dem Jahr Transistoren Pentium IV aus dem Jahr Millionen Transistoren

9 ASIC Entwurf Aufbau eines Chips aus Standardzellen Beispiele: Inverter, NAND, OR, Flipflop Dazu Speicher und Padzellen Beschreibung der Standardzellen, Speicher und Pads in einer Bibliothek Funktionales Verhalten der Zellen, Zeitverhalten, Größe

10 Hardwarebeschreibungssprachen Beschreibung von Hardware auf höherem Abstraktionsniveau Ermöglicht Entwurf von komplexen System VHDL Häufig in Europa verwendet Verilog und SystemVerilog Verbreitung in den USA SystemC C-Dialekt Hardwarebeschreibungssprachen ermöglichen die Überführung der funktionalen Beschreibung in einen ASIC oder zur Ausführung auf einem FPGA

11 Design Flow Design Verifikation Verhaltens -modell *.vhdl Testbench *.vhdl Simulator ASIC FPGA Verifikation ist zwingend notwendig Was nicht simuliert wurde, ist fehlerhaft implementiert

12 FPGA vs. ASIC FPGA Field Programmable Gate Array Frei programmierbare Gatter und Verdrahtung Prototyping Geringe Stückzahlen Z.B. teure Messgeräte + Schnell neuprogrammierbar + Flexibel einsetzbar - Teuer - Langsam - Hohe Leistungsaufnahme ASIC Application Specific Instruction Core Hohe Stückzahlen Eingebettete Geräte PCs + Billig - Unflexibel - Schnell - Energieeffizient

13 Umsetzung für den FPGA Integrierte Entwicklungsumgebung Zum Beispiel: Vivado von Xilinx Texteditor Simulation Synthese Place and Route Timing Analyse Programmierung des Zieldevices Minuten.Stunden => Iterationszyklus: Stunden

14 Umsetzung für einen ASIC Kein vollständig integrierter Design Flow Design und Testbench => Simulation Design => Synthese Timing Analyse & Simulation Floor Planing Place and Route Timing Analyse & Simulation Weitere Verifikationsschritte und Back-End Wochen Monate => Iterationszyklus: > 6 Monate Jahre

15 A10B Vielen Dank für Ihre Aufmerksamkeit! Frank Vater, Max Frohberg IHP Leibniz-Institut für innovative Mikroelektronik Im Technologiepark Frankfurt (Oder) Tel.: +49 (0) Fax: +49 (0) frohberg@ihp-microelectronics.com

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