1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM. Technische Realisierung polykristallines Silizium (Polysilizium) als Leiter

Transkript

1 NMOS-Prozesse Technische Relisierung polykristllines Silizium (Polysilizium) ls Leiter Gtes der Trnsistoren (kurze) Verbindungen Relisierung der Widerstände Mteril Widerstnd [Ω/ ] Metll 0,03 Diffusion (n +, p + ) Polysilizium Trnsistor T on 1 k " T off 10 M Lsttrnsistor, selbstleitend! vdd gnd T L A. Mäder 98

2 NMOS-Prozesse (cont.) Entwurf eines NMOS Inverters [MC80] 1. ktive Fläche definieren 2. Ionenimplnttion für Lsttrnsistor Selbstleitung A. Mäder 99

3 NMOS-Prozesse (cont.) 3. Polysilizium / Gte n + -Diffusion ktive Fläche Polysilizium Selbstjustierung self-lignment A. Mäder 100

4 NMOS-Prozesse (cont.) 4. Kontktlöcher 5. Metllisierung A. Mäder 101

5 NMOS-Gtter NOR vdd NAND vdd R R b b b gnd b gnd A. Mäder 102

6 NMOS-Technik + einfche Fertigung: min. 5 Msken Fläche für Lsttrnsistor Dimensionierung des Lsttrnsistors (für mehrere Eingänge) Sttischer Stromverbruch: f ( NMOS ) = 0 lngsm, symmetrisches Schltverhlten symmetrische Spnnungspegel, Spnnungsteiler R R und R T.on A. Mäder 103

7 Selbstjustierung Technik bei der Herstellung von MOS-Trnsistoren, bei der ds Gte die Source- und Drin-Gebiete der Trnsistoren mit festlegt Diffusionsmsken trennen Source und Drin der Trnsistoren nicht, sie beinhlten uch die Fläche unter dem Gte Vor der Diffusion wird ds (Poly-) Gte erzeugt Diffusion findet im Gebiet der Diff.-Mske sttt, die nicht vom Gte bedeckt ist Trennung von Source und Drin + kleine Verschiebungen der Gte-Mske ohne Auswirkung A. Mäder 104

8 CMOS-Schltungen CMOS Complementry Metl Oxide Silicon Stndrd VLSI Systemtechnologie + geringer sttischer Stromverbruch + weniger Flächenbedrf ls ndere Technologien + (prozesstechnisch) gut sklierbr + sehr schnelle Schltungen möglich + flexibel einsetzbr relisierbre Logik: NAND, NOR, Komplexgtter... sttische, dynmische Schltungen Schltungstricks... elektrosttisch empfindliche Eingänge Schutzschltungen dynmische Leistungsufnhme A. Mäder 105

9 CMOS-Schltungen (cont.) Beispiel: Inverter Funktionsweise selbstsperrende p- und n-knl Trnsistoren komplementär beschltet Ausgng: Pfd über p-trnsistoren zu Vdd " n-trnsistoren zu Gnd genu einer der Pfde leitet vdd gnd Eingng Trns P Trns N Ausgng = 0 leitet /sperrt über T P mit Vdd verbunden = 1 = 1 sperrt /leitet über T N mit Gnd verbunden= 0 A. Mäder 106

10 CMOS-Schltungen (cont.) Leistungsufnhme 1. U in = 0, bzw. Vdd: Sperrstrom, nur µa niedrige sttische Leistungsufnhme 2. Querstrom beim Umschlten: kurzfristig leiten beide Trnsistoren Forderung nch steilen Flnken 3. Kpzitive Lst: Fnout-Gtes Energie uf Gte(s): W= 1 2 C T Vdd 2 Verlustleistung (0/1/0) : P =C T Vdd 2 f vdd gnd Trnsferchrkteristik A. Mäder 107

11 CMOS-Prozesse Relisierungsmöglichkeiten n-wnnen Prozess p-wnnen Prozess Zwei-Wnnen Prozess SOI Silicon On Insultor BiCMOS Bipolr CMOS CMOS Schltung relisiert Logik NPN-Ausgngsstufe liefert hohe Ströme vdd gnd A. Mäder 108

12 CMOS-Prozesse (cont.) Ein n-wnnen Prozesses 1. Ausgngsmteril: p-dotiertes Substrt 2. n-wnne [WE94] Dotierung für p-knl Trnsistoren Herstellung: Ionenimplnttion oder Diffusion A. Mäder 109

13 CMOS-Prozesse (cont.) 3. ktive Fläche / Dünnoxid Spätere Gtes und p + -/n + -Gebiete Herstellung: Epitxie SiO2 und Abdeckung mit Si 3 N 4 A. Mäder 110

14 CMOS-Prozesse (cont.) 4. p-knlstopp Begrenzt n-knl Trnsistoren p-wnnen Mske, bzw. n-wnne Mskiert durch Resist und Si 3 N 4 Substrtbereiche in denen keine n-trnsistoren sind Herstellung: p + -Implnt (Bor) n-knlstopp ktueller Prozesse: nlog dzu A. Mäder 111

15 CMOS-Prozesse (cont.) 5. Resist entfernen 6. Feldoxid ufwchsen SiO 2 LOCOS: Locl Oxidtion of Silicon Mskiert durch Si 3 N 4 Wächst uch lterl unter Si3 N 4 /SiO 2 (ktive) Bereiche engl. bird s bek Der ktive Bereich wird kleiner ls vorher mskiert Herstellung: Epitxie und Oxidtion Problem: nicht plne Oberfläche A. Mäder 112

16 CMOS-Prozesse (cont.) 7. Si 3 N 4 entfernen, Gteoxid bleibt SiO 2 8. Trnsistor Schwellspnnungen justieren Meist wird ds Polysilizium zusätzlich n + dotiert Grund: bessere Leitfähigkeit Problem: U D (T N ) 0,5... 0,7 V U D (T P ) 1,5... 2,0 V Mske: n-wnne, bzw. p-wnne Herstellung: Epitxie einer leicht negtiv geldenen Schicht n der Substrtoberfläche A. Mäder 113

17 CMOS-Prozesse (cont.) 9. Polysilizium Gte Herstellung: Epitxie von Polysilizium, Ätzen nch Plnrprozess A. Mäder 114

18 CMOS-Prozesse (cont.) 10. n + -Diffusion Erzeugt Source und Drin der n-knl Trnsistoren Mskiert durch ktiven Bereich, n + -Mske und Polysilizium Selbstjustierung Dotiert uch ds Polysilizium Gte leicht (s.o.) Herstellung: Ionenimplnttion, durchdringt Gteoxid A. Mäder 115

19 Universität Hmburg CMOS-Prozesse (cont.) Zusätzliche Schritte bei der Source/Drin Herstellung Problem Hot-Crrier Effekte (schnelle Ldungsträger): Stoßionistion, Gteoxid wird durchdrungen... Lösung: z.b. LDD (Lightly Doped Drin). flches n-ldd Implnt b. zusätzliches SiO 2 über Gte ufbringen (spcer) c. normles n + -Implnt d. Spcer SiO 2 entfernen A. Mäder 116

20 CMOS-Prozesse (cont.) 11. p + -Diffusion Erzeugt Source und Drin der p-knl Trnsistoren Mskiert durch ktiven Bereich, p + -Mske und Polysilizium Selbstjustierung teilweise implizite p + -Mske = n + -Mske wenig schnelle Ldungsträger (Löcher), meist keine LDD-Schritte Herstellung: Ionenimplnttion, durchdringt Gteoxid A. Mäder 117

21 CMOS-Prozesse (cont.) 12. SiO 2 ufbringen, Feldoxid Strukturen isolieren Herstellung: Epitxie 13. Kontktlöcher Verbindet (spätere) Metllisierung mit Polysilizium oder Diffusion Anschlüsse der Trnsistoren: Gte, Source, Drin Herstellung: Ätzprozess A. Mäder 118

22 CMOS-Prozesse (cont.) 14. Metllverbindung Erzeugt Anschlüsse im Bereich der Kontktlöcher Herstellung: Metll ufdmpfen, Ätzen nch Plnrprozess 15. weitere Metlllgen Weitere Metllisierungen, bis zu 7 Metll Schritte: 12. bis 14. wiederholen A. Mäder 119

23 CMOS-Prozesse (cont.) 16. Pssivierung Chipoberfläche bdecken, Plsmnitridschicht 17. Pd-Kontkte öffnen Zhlreiche Erweiterungen für Submikron CMOS-Prozesse vergrbene Lyer verbessern elektrische Eigenschften Bipolr-Trnsistoren Anlog-Schltungen Gte Spcer, seitlich SiO 2 Silizidoberflächen: verringern Kontktwiderstnd zu Metllisierung A. Mäder 120

24 CMOS-Prozesse (cont.) Kupfer Metllisierung high-k Dielektrik: Gte-Isolierung dicker, weniger Leckströme A. Mäder 121

25 CMOS-Prozesse (cont.) gestrecktes Silizium: höhere Beweglichkeit A. Mäder 122

26 CMOS-Gtter NOR vdd NAND vdd b c b b b gnd c gnd A. Mäder 123

27 CMOS-Gtter (cont.) Komplexgtter vdd b (b c) c gnd A. Mäder 124

28 CMOS-Gtter (cont.) Schltungen: negierte monotone boole sche Funktionen Beliebiger schltlgebrischer Ausdruck ohne Negtion:, Negtion des gesmten Ausdrucks: Ausgng immer negiert je Eingng: ein Pr p-/n-knl Trnsistoren Dulitätsprinzip: n- und p-teil des Gtters n-teil p-teil Logik, ohne Negtion seriell prllel / und prllel seriell / oder Konstruktion 1. n-teil us Ausdruck bleiten 2. p-teil dul dzu entwickeln A. Mäder 125

29 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) A. Mäder 126

30 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) b A. Mäder 126 gnd c

31 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) b c d A. Mäder 126 gnd

32 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) b e c d f A. Mäder 126 gnd

33 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) vdd b c b e c d f A. Mäder 126 gnd

34 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) vdd b c d b e c d f A. Mäder 126 gnd

35 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) vdd b c d e f b e c d f A. Mäder 126 gnd

36 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) vdd b c d e f b e c d f A. Mäder 126 gnd

37 Trnsmission-Gtes Funktionsweise Schlter in einer Leitung Ansteuerung mit Enble- + Enble-Leitung Pr us p- und n-knl Trnsistoren en b Enble Trns P Trns N Wirkung en = 0 sperrt /sperrt Verbindung getrennt en = 1 leitet /leitet " geschlossen Äquivlent bei NMOS-Technik: Pss-Trnsistor en A. Mäder 127

38 Trnsmission-Gtes (cont.) Schltungen Speicherung uf Gte-Kpzitäten qusi -sttische Ltches en en vdd gnd A. Mäder 128

39 Tristte-Treiber Bussysteme Quellen: Bustreiber vdd Senken : Gttereingänge Probleme Kurzschluss offene Eingänge Tristte gnd Treiber b Treiber bus A. Mäder 129

40 Tristte-Treiber (cont.) Beispiel: Tristte-Inverter Funktionsweise Ausgng elektrisch trennen z.b. mit Trnsmission-Gte 3-Pegel: 0, 1, Z hochohmig vdd en b gnd Enble Verbindung Ausgng en = 0 getrennt bus =Z hochohmig en = 1 geschlossen bus = f () en A. Mäder 130

41 Tristte-Treiber (cont.) Tristte-Bussystem pull-up/-down Widerstnd R (offene Eingänge) nur genu ein Treiber gleichzeitig ktiv vdd R vdd en ena Treiber b enb Treiber en b gnd bus gnd A. Mäder 131

42 prsitäre Effekte Reihenschltung von Trnsistoren Innenwiderstnd leitender Trnsistoren: 1 kω Ausgng schltet durch Widerstnd lngsmer um Reihenschltung von 3 bis mx. 4 Trnsistoren (Komplex-) Gtter mit entsprechend wenig Eingängen ggf. ist mehrstufige Logik schneller, z.b. 32-bit NOR für = 0 A. Mäder 132

43 prsitäre Effekte (cont.) Body Effekt / Substrt Effekt Source T P n Vdd = Substrt " T N n Gnd " gilt nicht für U BS = 0 innere Trnsistoren in Reihenschltung Trnsmission-Gtes... Auswirkung vergrößerte Rumldungszone: Source-Substrt die Schwellspnnung UP wächst im dynmischen Betrieb wird der Trnsistor lngsmer A. Mäder 133

44 prsitäre Effekte (cont.) Gnd Vdd Ltch-up Effekt n + n + p + p + R 1 T 2 p n T 1 R 2 prsitäre Bipolr-Trnsistoren: Diffusion, Substrt, Wnne pnp-trnsistor T 1 leitet, wenn U BE 0, 6 V npn-trnsistor T 2 " A. Mäder 134

45 prsitäre Effekte (cont.) Ltch-up 1. Spnnungsbfll über R 1 oder R 2 schltet T 1 bzw. T 2 ein 2. Der leitende Trnsistor zündet den Zweiten 3. Beide Trnsistoren sind leitend 4. Kurzschluss Auslöser: Spnnungschwnkung R 1 Vdd T 1 T 2 R 2 A. Mäder 135 Gnd

46 prsitäre Effekte (cont.) Gegenmßnhmen Kleiner Verstärkungsfktor von T1, T 2 Prozessprmeter Räumliche Trennung der p- und n-trnsistoren Lyout Widerstände R 1 und R 2 möglichst klein mchen Wnnen- und Substrtkontkte Ausgngstreiber: komplette Ringe um Trnsistoren ( gurd-ring ) Gnd Vdd p n n p p n R 1 T 2 p n T 1 R 2 A. Mäder 136

47 prsitäre Effekte (cont.) CMOS-Eigenschften empfindlich gegenüber 1. offenen Eingängen floting gte, Potenzil 1 2 Vdd p- und n-knl Trnsistoren leiten richtige Beschltung 2. elektrosttischen Überspnnungen ESD (Electrosttic Dischrge) Eingngsschutzschltungen A. Mäder 137

48 Entwurfsregeln 1. Geometrische Regeln für ds Lyout von Schltungen Miniml- / Mximlgrößen von Strukturen Abstndsregeln meist ls Abhängigkeiten über mehrere Lyer bgeleitet 2. Elektrische Regeln über die Verschltung von Elementen (keine Entwurfsregeln im engeren Sinne) Prozessspezifisches Know-How der Chiphersteller Beschrieben durch Listen und Grfiken Liste Grfik Überprüfung beim Lyout durch Werkzeuge: DRC (Design Rule Check) A. Mäder 138