Lösungsvorschlag 1. Übung Technische Grundlagen der Informatik II Sommersemester 2009

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1 Fachgebiet Rechnerarchitektur Fachbereich Informatik Aufgabe 1.1: Verilog Lösungsvorschlag 1. Übung Technische Grundlagen der Informatik II Sommersemester 2009 a) Wie können Werte an Wire-Variablen zugewiesen werden? Geben Sie ein Beispiel an. Können Wires Werte speichern? wire s; assign s=1'b0; wire s = a & b; wires können Werte nur transportieren, nicht speichern b) Wie können Zuweisungen an Signale verzögert werden? Verzögerungen können z. B. mit assign #15 sig = x ^ y angegeben werden. c) Wie unterscheiden sich und always? Ein Initial Statement wird nur einmalig ausgeführt. Always Statements werden in einer Endlosschleife ausgeführt. Aufgabe 1.2: Signalgenerator Generieren Sie das folge Signal, indem Sie ein Modul test mit einem Ausgang schreiben. Das Signal selbst soll innerhalb eines -Blockes generiert werden module test(signal1); output signal1; reg signal1; signal1 = 0; #5 signal1 = 1; #2 signal1 = 0; #5 signal1 = 1; #1 signal1 = 0; #16 signal1 = 1; Seite 1 von 6

2 Aufgabe 1.3: Einfache Schaltungen Gegeben ist folges Schaltnetz. A Z B a) Beschreiben Sie das Schaltnetz unter der Verwung von (wire/assign). module aufgabe_1_3_a(a, B, Z); wire nota, notb, and1, and2; assign nota = ~A; assign notb = ~B; assign and1 = A & notb; assign and2 = B & nota; assign Z = and1 and2; b) Beschreiben Sie das Schaltnetz als prozeduralen always-block. module aufgabe_1_3_b(a, B, Z); reg Z; or B) Z = (A & ~B) (B & ~A); // alternative: Z = A ^ B; c) Beschreiben Sie das Schaltnetz mit Gatterprimitiven. module aufgabe_1_3_c(a, B, Z); wire nota, notb, and1, and2; not not1 (nota, A); //Ausgang, Eingang not not2 (notb, B); and and_1 (and1, A, notb); and and_2 (and2, B, nota); or or_1 (Z, and1, and2); Alternative Beschreibung mit nur einem XOR-Gatter: module aufgabe_1_3_c (A, B, Z); xor xor1 (Z, A, B); Seite 2 von 6

3 Die (funktionale) Simulation der Beschreibungen ergibt folges Ergebnis: In einem realen System kommen noch die Verzögerungszeiten der Gatter hinzu (s. Übung 2). Für einen tatsächlich existieren Baustein (in diesem Fall ein FPGA der Cyclone-Familie) ergibt sich folges Ergebnis: Aufgabe 1.4: D-Flip-Flop Schreiben Sie ein Modul dflipflop mit den Eingängen d und clk (für den Takt) sowie dem Ausgang q, so dass es einem positiv flankengesteuerten D-Flip-Flop entspricht. a) Verwen Sie dazu ein Register q und die Non-Blocking Zuweisung <=. module dflipflop(clk, d, q); input clk, d; reg q; clk) q <= d; b) Für eine weitere Realisierung verwen Sie folge Elemente und Beschreibungen: 1. ein synchrones Register q 2. ein Hilfsregister qnext mit der Semantik tempwire 3. einen prozeduralen always-block, der qnext berechnet 4. einen synchronen always-block mit einer synchronen Zuweisung an q module dflipflop(clk,d,q); input clk,d; reg q; reg qnext; //tempwire qnext = d; clk) q <= qnext; Aufgabe 1.5: Flip-Flops zusammenschalten Schalten Sie nun die zwei D-Flip-Flops (Modul dflipflop aus Aufgabe 1.4) in einem Modul aufgabe_1_5 zusammen, so dass das Eingangssignal d um zwei Takte verzögert wird. Das Modul hat die Eingänge d und clk sowie einen Ausgang q. Hier wird die User-Primitive dflipflop aus Aufgabe 1.4 wieder verwet. module aufgabe_1_5 (clk, d, q); input clk, d; Seite 3 von 6

4 wire w; dflipflop d1(clk,d,w); dflipflop d2(clk,w,q); Die Simulation zeigt folges Verhalten: Aufgabe 1.6: Multiplexer Schreiben Sie ein Multiplexer-Modul, das vier Eingangsleitungen d, zwei Select- Leitung sel und eine Leitung q als Ausgang hat. a) Geben Sie eine Implementierung mit assign an. module multiplexer(d, sel, q); input [3:0] d; input [1:0] sel; assign q = (sel == 0)? d[0] : (sel == 1)? d[1] : (sel == 2)? d[2] : d[3]; b) Geben Sie eine Implementierung mit always an. module multiplexer(d, sel, q); input [3:0] d; input [1:0] sel; reg q; or sel) case (sel) 0: q = d[0]; 1: q = d[1]; 2: q = d[2]; 3: q = d[3]; case Aufgabe 1.7: Non-Blocking und Blocking Statements a) Gegeben ist das folge Code-Fragment. Es enthält ein Blocking- und ein Non- Blocking-Statement. module blocking(clk, in, out); input clk, in; output out; reg a; //temp reg b; //synchrones Register wire out = b; clk) a = in; // blocking Seite 4 von 6

5 b <= a; // non-blocking Simulieren Sie in dem vorgegebenen Timing-Diagramm die Funktion des Moduls. Die Hilfsvariable a kann durch Substitution entfernt werden. Dadurch ergibt sich always@(posedge clk) b <= in; Mit der positiven Taktflanke wird in abgetastet und in das Register b übernommen. Das Ausgangssignal out ist gleich b. b) Gegenüber obigen Code-Fragment werden nun nur Non-Blocking Statements verwet. module non_blocking(clk, in, out); input clk, in; output out; reg a, b; //synchrones Register wire out = b; clk) a <= in; b <= a; Simulieren Sie in dem vorgegebenen Timing-Diagramm die Funktion des Moduls. Zuerst wird das Register a synchron verändert. Einen Takt später folgt das Register b dem Register a. Seite 5 von 6

6 Aufgabe 1.8: Simulation Simulieren Sie die Aufgaben 1.3 bis 1.7 mit Icarus oder einem anderen Simulator. Beispiel für eine Testumgebung für Aufgabe 1.3: module testbed(); reg A, B; wire Z; schaltnetz s1 (A, B, Z); //Name des Moduls A = 1'b1; //Beispielwerte zum Testen B = 1'b1; $display("a: %b, B: %b, Z: %b", A, B, Z); #20 $finish; Beispiel für eine Testumgebung für Aufgabe 1.4, 1.5: module testbed(); reg d, clk; dflipflop dff1 (d, clk, q); //Name des Moduls clk = 0; repeat(10) #5 clk = ~clk; //Takt d = 0; //Beispielsignal #6 d = 1; #20 d = 0; d, q) $display ("clk: %b, d: %b, q: %b, time: %t", clk, d, q, $time); #60 $finish; Beispiel für eine Testumgebung für Aufgabe 1.6: module testbed (); reg [3:0] d; reg [1:0] sel; mux m1 (d, sel, q); //Name des Moduls d = 4'b1010; //Beispielwerte sel = 2'b00; $display ("sel: %b, d: %b, q: %b", sel, d, q); #10 $finish; Seite 6 von 6