Aufgabe 1: Kombinatorische Schaltungen

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1 Aufgabe 1: Kombinatorische Schaltungen a) Geben Sie die VHDL-Beschreibung (entity und architecture) einer Schaltung quersumme an, die für einen Bitvektor x der Länge n die Anzahl der 1-Bits von x zurückliefert. Verwenden Sie dazu für den Ergebnistyp einen möglichst kleinen subtype des Standardtyps integer. b) Geben Sie die VHDL-architecture einer Schaltung normvector mit folgender Entity an. entity normvector is generic (k:integer := 10); port (y: in integer range 0 to k; end normvector; z: out Bit_vector(k-l downto 0)); Die Schaltung soll für eine Eingabezahl y einen Ausgabevektor z der folgenden Form erzeugen: z = Beispiele für k = 10: k-y y y = 0: z= y = 3: z= y = 10: z= c) Geben Sie die VHDL-architecture einer Schaltung sort an, die durch "Hintereinanderschaltung" von quersumme und normvector die n Bits eines Eingabevektors sortiert. Dazu sollten Sie zwei entsprechende Komponenten instanzieren. (Die schreibaufwendigen component-anweisugen können Sie weglassen.) Verwenden Sie dabei die folgende Entity: entity sort is generic (n:integer := 10); port (a: in Bit_vector(n-l downto 0); b: out Bit_vector(n-l downto 0)); end sort;

2 Aufgabe 2: Endliche Automaten Die nebenstehende Abbildung stellt ein Zustandsübergangsdiagramm eines endlichen Automaten dar. a) Schreiben Sie einen VHDL-Prozess, der gemäß diesem Diagramm den Folgezustand next_state aus dem aktuellen Zustand current_state und der Eingabe x ermittelt. b) Wieviele Flipflops braucht man zur Realisierung des Automaten? c) Skizzieren Sie das Zustandsübergangsdiagramm und die Automatenausgabe für folgenden VHDL-Prozess. p: process loop y <= 1 ; wait until clk event and clk= l ; exit when x= 0 ; loop y <= 0 ; wait until clk event and clk= 1 ; exit when x= l ; loop y <= 0 ; wait until clk event and clk= 1 ; exit when x= l ;

3 Aufgabe 3: Schaltungsanalyse a) Skizzieren Sie die folgendermaßen beschriebene Schaltung für n = 10. Dabei sollen die verwendeten Aufrufe der Prozedur FA durch Instanzen einer (unbekannten) Grundzelle aus einer Bibliothek dargestellt werden. entity S is generic (n:integer); port (x: in Bit_vector(n-l downto 0); y,z: out Bit); end S; architecture behavior of S is p: process(x) constant k:integer := n/3; variable c,s: Bit_vector(k-1 downto 0); variable local_y, local_z: Bit; for i in 0 to k-1 loop FA(x(3*i), x(3*i+l), x(3*i+2), c(i), s(i)); local_y := x(n-l); local_z := x(n-l); for i in 0 to k-2 loop local_y := local_y or (c(i) and c(i+1)); local_z := local_z or (s(i) and s(i+l)); y <= local_y; z <= local_z; end behavior; b) Welche Ausgabe erhält man für n = 10 bei Eingabe von x = ( ) und welche für x = ( ), wenn man für FA die übliche "fulladder"- Realisierung verwendet: procedure FA( xl,x2,x3:in Bit; c,s:out Bit) is c := (xl and x2) or (xl and x3) or (x2 and x3); s := (xl xor x2 xor x3); end FA; c) Wieviele CLBs braucht die Schaltung für n = 10 in einem XILINX-FPGA und wieviele CLBs werden für n = 28 benötigt?

4 Aufgabe 4: VHDL-Funktionen Schreiben Sie eine Funktion function max(x:in Integer_vector) return Integer; die zu einem Feld x beliebiger Länge das maximale Feldelement zurückliefert. Dabei soll der Datentyp Integer_vector folgendermaßen definiert sein: type Integer_vector is array ( Natural range <> ) of Integer; Aufgabe 5: Fehleranalyse Die folgende VHDL-Beschreibung enthält mehrere Fehler, die dazu führen, dass sich die Beschreibung nicht übersetzen lässt, oder sich nicht für die Schaltungssynthese eignet. Welche Fehler sind das? entity beispiel is generic (n:integer=5; ) port(a,b:in integer range 0 to 2**n-l; y: out integer range 0 to 3); end beispiel; architecture behavior of beispiel is signal local: Integer range 0 to 3; p:process variable v: integer range 0 to 3:=0; for i in 1 to n-1 do if ((a mod 2**i)/ 2**(i-1))!= ((b mod 2**i)/ 2**(i-1)) then v:= v+1; i = i+1; end for; local := v; y <= v mod 3; end behavior; --l

5 Aufgabe 6: Ringregister Geben Sie die VHDL-Besehreibung (entity und architecture) eines "Ringregisters" der Länge n an, das folgendermaßen arbeitet: Mit reset= 1 soll der Registerinhalt (asynchron!) auf 0 gesetzt werden können. Mit jeder steigenden Taktflanke soll der Registerinhalte zyklisch um eine Position geshiftet werden und das neue Element reg(0) soll mit dem Eingang inv über ein xor verknüpft werden. Als Ausgabe soll nur der Inhalt von reg(0)ausgegeben werden. Aufgabe 7:Schaltungssysnthese Skizzieren Sie für die folgenden Prozesse jeweils die synthetisierte Hardware.Beachten Sie dabei insbesondere die verwendeten Speicherelemente. a) pa: process(a,b,c) y <= 0 ; --Defaultwert if a= l then y <= l ; if b= 1 then y <= 1 ; if c= 0 then y <= 0 ; b) pb: process(a,b,c) -- fehlender Defaultwert if a= l then y <= 1 ; if b= l then y <= l ; if c= 0 then y <= 0 ; c) pc: process(clk,s,y) if clk event and clk= l then s <= (y+1)mod 8; y <= (s+1)mod 8; d) pd: process(clk,s,y) s <= (y+1) mod 8; if clk event and clk= 1 then y <= (s+1) mod 8;

6 Aufgabe 8: Nebenläufige Programmierung Skizzieren Sie die folgende nebenläufig beschriebene Schaltung "beispiel" und geben Sie an, welche Ausgabe die Schaltung für die Eingabe x= erzeugt. entity perm is port (a,b,c: in Bit; x,y,z: out Bit); end perm; architecture structure of perm is x <= b; y <= a; z <= not c; end structure; entity beispiel is port (x:bit_vector(7 downto 0); y: out Bit_vector(7 downto 0)); end beispiel; architecture structure of beispiel is component perm port (a,b,c: in Bit; x,y,z: out Bit); end component; signal a,b,c,d: Bit; Kl: perm port map ( x(7), x(6), x(5), y(7), a, b); K2: perm port map ( x(4), x(3), x(2), c, y(3), d); K3: perm port map ( a, c, b, y(6), y(5), y(4)); K4: perm port map ( x(l), x(0), d, y(2), y(l), y(0)); end structure;