Computer-Architektur/Rechner-Strukturen

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1 Compter-Architektr/Rechner-Strktren Prof. Dr. Thomas Risse Fakltät Elektrotechnik & Informatik Hochschle Bremen SS 25 Inhaltsverzeichnis Inhaltsverzeichnis. zgrnde liegende Literatr links weiterführende Literatr Einführng. Geschichte Kosten z Ntzen Entwicklngsziele Taonomie Anwendngen Compiler 9 2. Daten Anweisngen nd ihre Asführng Befehlssätze 3 3. Klassifikation Register-Architektren Adressierng

2 Th. Risse, HSB: RST SS Operationen Anforderngen an Befehlssätze Prozessor-Architektren Prozessor-Datenpfad Prozessor-Steerng single-cycle- vs mlti-cycle-implementierng Realisieren der Steerng festverdrahtete Steerng Steerng per seqencer ikro-programmierte Steerng pipelining Daten-Pfad einer pipeline Steerng einer pipeline Daten-Hazards Steer-Hazards arithmetische pipelines Sperskalares Pipelining schedling fnktionaler Einheiten pipeline-vektor-prozessoren RISC vs CISC Speicher-Hierarchie cache-speicher cache-leistng caching nd schreibende Speicher-Zgriffe logischer oder physikalischer cache Hapt-Speicher Speicher-Organisation Virteller Speicher Schtzvorkehrngen Direct emory Access (DA) Parallelisierng des Gaß schen Algorithms 5 7. parallele Berechnng

3 Th. Risse, HSB: RST SS Eliminieren Aflösen Kommnikation Parallelisierng des Gaß schen Algorithms drch den Compiler Parallele Rechnerstrktren 2 8. Verbindngsstrktren SID ID ID-aschinen mit Bs ID-aschinen mit Verbindngsnetzwerk Entwicklngstrends bei lti-prozessor-systemen Inde 37

4 Th. Risse, HSB: RST SS5 4. zgrnde liegende Literatr John L. Hennessy, David A. Patterson: Rechnerarchitektr Analyse, Entwrf, Implementierng, Bewertng; Vieweg 994 vergriffen! n462/7 John L. Hennessy, David A. Patterson: Compter Architectre a Qantitative Approach; organ Kafmann Pblishers, San ateo 22, 3 rd edition! ISBN: bzw. ISBN: (international stdent edition) s. n462/94 David A. Patterson, John L. Hennessy: Compter Organizaton and Design The Hardware/Software Interface; organ Kafmann Pblishers, San ateo 24 3 nd edition! ISBN bzw. ISBN X (international stdent edition) s. n466/ David A. Patterson, John L. Hennessy: Rechnerorganisaton nd -entwrf Die Hardware/Software Schnittstelle; Elsevier, 3. Afl. 25 n466/??? weiterführend ichel Dbois, rali Annavaram, Per Stenström: Parallel Compter Organization and Design; Cambridge University Press 22.2 links Das wichtigste Literatr-link ist Zm Verhältnis der beiden der Veranstaltng zgrnde liegenden Werke, krz COD nd CA, siehe catalog/cod2/hpcomp.htm Wer nicht selbst schen will, findet weitere links veröffentlicht, z.b. c t oder af der RST-page weiterführende Literatr A. Aho, R. Sethi, J. Ullman: Compiler Principles, Techniqes, and Tools; Addison- Wesley, Reading A, 985, Drachenbch n425/95 Heidi Anlaff, Ael Böttcher, artin Rckert: Das IX-Bch ein praisnaher Zgang zr Informatik; Springer, 22 n44/52 Helmt Bähring: ikrorechner-systeme ikroprozessoren, Speicher, Peripherie; Springer, 994 n462/55 R. J. Baron, L. Higbie: Compter Architectre; Addison Wesley 992 SBU London. Ben-Ari: Grndlagen der Parallel-Programmierng; Hanser Verlag, ünchen 985 n44/77

5 Th. Risse, HSB: RST SS5 5 Jayaram Bhasker: A VHDL Primer; Prentice Hall 99 Arndt Bode (Hrsg): RISC Architektren; BI 99 RISC vs CISC, Compiler, z.b. Am29, IB RISC Power, INOS, HP PA, otorola 88, SUN SPARC, IPS R3, Intel 896, i86 nd vielen Literatr-Hinweisen h8/82 Arndt Bode, W. Händler: Rechnerarchitektr - Band I nd Band II; Springer, 98 nd 983 Rüdiger Brase: Neronale Netze; Tebner, Stttgart, 99 n478/47 Ulrich Brüning: Architectre of High-Performance Processors; Habilitationsschrift TU Berlin, 993 Empfehlng Giloi Nicholas P. Carter: Compter Architektr; mitp-verlag, 23, n462/23 Ben Catanzaro: ltiprocessor System Architectres A Technical Srvey of ltiprocessor/ltithreaded Systems sing SPARC, ltilevel Bis Architectres and Solaris (SnOS); Sn icrosystems, Inc. 994 Wolfgang Coy: Afba nd Arbeitsweise von Rechenanlagen; Vieweg, 992 incl. BS David E. Cller, Jaswinder Pal Singh: Parallel Compter Architectre A Hardware/Software Approach; organ Kafmann, 999 n466/435 Hans Günter Dahn: Iris INDIGO, der RISC PC der 9er Jahre; Addison Wesley, 992 ichel Dbois, rali Annavaram, Per Stenström: Parallel Compter Organization and Design; Cambridge University Press 22 Heinz Ebert: Transpter & OCCA Das Handbch für Systementwickler; Heise, 993 n462/79 Hermann Eichele: ltiprozessorsysteme; Tebner, Stttgart, 99 Cache, Bs, z.b. ULTIBUS, 68XX, Transpter, incl. BS n462/46 Werner Erhard: Rechnerarchitektr: Einführng nd Grndlagen; Tebner, Stttgart, 99 formale Entwrfsmethoden, Petri-Netze, VHDL, CSP, optische Konzepte vergriffen! n462/3 Werner Erhard: Parallelrechnerstrktren; Tebner, Stttgart, 99 pipeline, Feldrechner, Bs, Netz, Algorithmen Werner Erhard, Dietmar Fey: Parallele digitale optische Rechnereinheiten; Tebner, Stttgart, 994 systolische arrays, Feldrechner W. Everling: Rechnerorganisation; BI, 99 Boole sche Algebra, Gatter, Rechensysteme nd Realisierng James E. Feldman, Charles T. Retter: Compter Architectre A Designers Tet Based on a Generic RISC; cgraw Hill, 994 Thomas Flik, Hans Liebig: ikroprozessortechnik: CISC, RISC, Systemafba, Assembler nd C; Springer, 998 Klassik, z.b., Bs, Cache, I/O n462

6 Th. Risse, HSB: RST SS5 6 Uwe Gerlach: Das Transpter-Bch Platine, Entwicklngssoftware, Programmierng; arkt & Technik, 99 n462/74 Wolfgang K. Giloi: Rechnerarchitektr; Springer, 993 RISC, CISC, em, Parallel, Skalar, SID, Datenflß, ID Thorsten Grötker, Stan Liao, Grant artin, Start Swan: System Design with SystemC; Klwer, 22 Gerd Haessler, Peter Gthseel: Transpter Systemarchitektr nd aschinensprache; Franzis, 99 n462/774 Patrick Hamilton: Künstliche neronale Netze Grndprinzipien, Hintergründe, Anwendngen; vde-verlag, 993 n478/22 Wolfgang A. Halang, Bernd J. Krämer, Jürgen Schormann: Grndlagen der Informationstechnik; Fachbchverlag Leipzig, 998 Emlator ECO af CD-RO V. C. Hamacher, Z. G. Vranesic, S. G. Zaky: Compter Organisation; cgraw Hill, 996 (4 th ed.) John P. Hayes: Compter Architectre and Organization; cgraw-hill, 998 (3 rd ed.) Evoltion, Design (CPU, mem, Sys), Parallel John L. Hennessy, David A. Patterson: Rechnerarchitektr Analyse, Entwrf, Implementierng, Bewertng; Vieweg, 994 vergriffen n462/7 John L. Hennessy, David A. Patterson: Compter Architectre a Qantitative Approach; organ Kafmann, San ateo, 995, 3 nd edition n462/94(2) Pal Herrmann: Rechnerarchitektr Afba, Organisation nd Implementierng; Vieweg, 22 Sprth: IB, SSE2, IA-64, AD-64, IPS64, ID n462/4 Andre Hertwig, Rainer Brück: Entwrf digitaler Systeme Von den Grndlagen zm Prozessorentwrf mit FPGAs; Hanser, 2 Spice, Verilog Norbert Hoffmann: Simlation Neronaler Netze Grndlagen, odelle, Pascal-Programme; Vieweg, 99 n478/59 Norbert Hoffmann: Kleines Handbch Neronaler Netze Anwendngsorientiertes Wissen; Vieweg, 993 n478/6 Christian Horn, Immo O. Kerner: Lehr- nd Übngsbch Informatik Band IV: Technische Informatik nd Systemgestaltng; Fachbchverlag Leipzig, 998.a. Hardwaregrndlagen, Rechnerarchitekr Walter Hber: Paralleles Rechnen; Oldenborg, ünchen, 997 n477/4 Kai Hwang: Advanced Compter Architectre Parallelism, Scalability, Programmability; cgraw-hill, 993 Kai Hwang, Fay A. Briggs: Compter Architectre and Parallel Processing; cgraw- Hill, 984

7 Th. Risse, HSB: RST SS5 7 INOS: Transpter Development System (TDS); INOS 99 n462/24 Eike Jessen: Architektr digitaler Rechenanlagen; Springer, 975 Empfehlng Giloi Eike Jessen, Rüdiger Valk: Rechensysteme Grndlagen der odellbildng; Springer, 987 Nebenläfigkeit, Statistik, Speicherverwaltng n438/86 Horst Kästner: Architektr nd Organisation digitaler Rechenanlagen; Tebner Verlag, Stttgart, 978 aschinen-sprache, ikroprogrammierng n46/75 F. J. Kaffels: Rechnernetzwerksystemarchitektren nd Datenkommnikation; BI, 99 Netze, Verteilng, z.b. SNA, OSI, AP... UNIX, OS/2 Rainer Kelch: Rechnergrndlagen vom Rechenwerk zm Universalrechner; Fachbchverlag Leipzig, 23 Jörg Keller, Wolfgang Pal: Hardware Design Formaler Entwrf digitaler Schaltngen; Tebner, Stttgart, 997 n462/94 Rainer Klar et al.: essng nd odellierng paralleler nd verteilter Rechensysteme; Tebner, Stttgart, 995 n438/49 David J. Kck: The Strctre of Compters and Comptations Vol.I; John Wiley & Sons, 978 capacity, memory hierarchies, networks H. Langendörfer, Bettina Schnor: Verteilte Systeme; Hanser, 994 Kommnikation, Synchronisation, Prozesse, verteilte Verarbeitng, verteilte BS, z.b. Christian ärtin: Rechnerarchitektr Strktr, Organisation, Implementierngstechnik; Hanser, 994 Christian ärtin: Rechnerarchitektren CPUs, Systeme, Software-Schnittstellen; Fachbchverlag Leipzig, 2 Christian ärtin: Einführng in die Rechnerarchitektr Prozessoren nd Systeme; Hanser, 23 Helmt alz: Rechnerarchitektr Eine Einführng für Ingeniere nd Informatiker; Vieweg 24 Dietmar öller: Rechnerstrktren Grndlagen der Technischen Informatik; Springer, 23 5/57a iles J. rdocca and Vincent P. Hering: Compter Architectre and Organization An Integrated Approach; John Wiley & Sons, 26 D. Nack, F. Klawonn, R. Krse: Neronale Netze nd Fzzy-Systeme; Vieweg, 996 n478/779 W. Oberschelp, G. Vossen: Rechnerafba nd Rechnerstrktren; Oldenborg, 998 Schaltngstechnik, RISC/CISC, Parallelverarbeitng n462/294 David A. Patterson, John L. Hennessy: Compter Organizaton and Design The Hardware/Software Interface; organ Kafmann, San ateo, n d edition! n466/(2)

8 Th. Risse, HSB: RST SS5 8 David A. Patterson, John L. Hennessy: Rechnerorganizaton nd -entwrf Die Hardware/Software Schnittstelle; Elsevier, 3. Afl. 25 n466/??? Thomas Raber, Gdla Renger: Parallele nd verteilte Programmierng; Springer, 2 n44/5 Heinrich Reineke, Joseph Schreiner: Transpter-Leitfaden; Hanser, 99 n462/5265 Gerd Regensprg: Hochleistngsrechner-Architektrprinzipien; cgraw-hill, 987 pipelining, RISC, Gallim Arsenid, Opto, z.b. Cray, GF, C, SUPRENU, SIPSON Ral Rojas: Theorie der Neronalen Netze; Springer, 993 n478/38 Roland Rössler, Dietmar Dietrich, Karl-Friedrich Penning: Transpter Grndlagen, Programmierng nd Anwendng; Hüthig, 992 OCCA n462/36 Philip. Sailer, David R. Kaeli: The DLX Instrction Set Architectre Handbook; organ Kafmann, 996 n5/7 Udo Schendel: Einführng in die parallele Nmerik; Oldenborg Verlag, ünchen, 98 b39/835 Klas Schmidt: Programmierng von Vektorrechnern nd Parallelrechnern; Harri Detsch, Frankfrt a.., 994 n44/8 Eberhard Schönebrg (Hrsg.): Indstrielle Anwendngen neronaler Netze; Addison- Wesley, 993 Diagnose, OCR, Bildverarbeitng, Neronale Netze nd Parallelrechner (Transpter), Simlation, Demo n478/82 Christian Siemers: Prozessorba Eine konstrktive Einführng in das Hardware/- Software-Interface; Hanser, 999 n 462/4 Christian Siemers: Hardware-odellierng Einführng in die Simlation nd Synthese von Hardware; Hanser, 2 VHDL, ABEL D. Sima, L. Polacsek, V. Koschek: Compter Architectres; Institte of Informatics, Kand Poytechnic of Technology, Bdapest, 992 Ael Sikora, Rolf Drechsler: Software-Engineering nd Hardware-Design eine systematische Einführng; Hanser, 22 William Stallings: Compter, Organization and Architectre: Designing for Performance; Prentice Hall, 996 SBU London n466/926(4) H. S. Stone: High Performance Compter Architectre; Addison Wesley, 993 SBU London Andrew S. Tanenbam: Compter-Netzwerke; Prentice Hall, 998 n 478/27(3)d Andrew S. Tanenbam: Strctred Compter Organization; Prentice-Hall, Englewood Cliffs, 99 n9/5(3) Andrew S. Tanenbam, James Goodman: Compter-Architektr Strktren, Konzepte, Grndlagen; Prentice Hall, 999

9 Th. Risse, HSB: RST SS5 9 Theo Ungerer: Datenflßrechner; Tebner, Stttgart, 993 Parallel, Statische vs Dynamische Datenflßrechner, Hybride, z.b. n462/78 Kevin R. Wadleigh, Isom L. Crawford: High Performance Compting; Prentice Hall PTR, 2 Software Optimization Klas Waldschmidt (Hrsg.): Parallelrechner Architektren, Systeme, Werkzege; Tebner, Stttgart, 995 n462/334 Hartmt Wedekind (Hrsg.): Verteilte Systeme; BI, 994 Architektren, Objektorientierng, Anwendngen, Echtzeit Niklas Wirth: Compilerba eine Einführng; Tebner, 986 Niklas Wirth: Logic Design for Compter Science Stdents; Springer, 995 n5/362 ehdi R. Zargham: Compter Architectre Single and Parallel Systems; Prentice Hall, 996 Andreas Zell: Simlation neronaler Netze; Addison-Wesley, 994 n478/24

10 Th. Risse, HSB: RST SS5 Einführng Die Geschichte der Compter-Entwicklng ist die Geschichte der Leistngssteigerng (s. Vergleich mit Atomobil).. Geschichte 642 B. Pascal : Addition nd Sbtraktion, 666 S. orland 2, 67 G. Leibniz 3 Addition nd ltiplikation 82 Charles Babbage 4 : Difference Engine (Polynom-Aswertng), Analytical Engine (Lochkarten-Steerng), Agsta Ada King, Contess of Lovelace T.J. Watson: 6 von NCR über CTR z IB, Astronomical Compting Brea, Hermann Hollerith: 7 National Brea of Censs 93 Howard H. Aiken, 8 John Atanasoff, 9 George Stibitz, Konrad Zse: niverselle, programmierbare, digitale (Relais-) Rechner 939 Atanasoff: Röhren-Rechner (Lineare Gleichngssysteme) 943 achly 2 nd Eckert 3 : Electronic nmerical Integrator and Calclator, ENIAC 943 a H. A. Newman 4 nd Alan. Tring 5 : Colosss (Kryptographie), Enigma John von Neman 6 : Electronic Discrete Variable Atomatic Compter, EDVAC, agnetische Speicher, Atom-Bombe COD, pp35 s.a. timeline mndy/timeline.html Blaise Pascal ( ) 2 Samel orland ( ) 3 Gottfried Leibniz (646-76) 4 Charles Babbage (79-87) 5 Agsta Ada King, Contess of Lovelace (85-852) 6 Thomas J. Watson ( ) 7 Hermann Hollerith (86-929) 8 Howard H. Aiken (9-973) 9 John V. Atanasoff (93-995) George Stibitz (94-995) Konrad Zse (9-995) 2 John William achly (97-98) 3 John P. Eckert (99-995) 4 a H. A. Newman ( ) 5 Alan. Tring (92-954) 6 John von Neman (93-957)

11 Th. Risse, HSB: RST SS5 Zeit Technologie/Architektr SW/Anwendngen Systeme Röhren, Relais, CPU mit PC nd Assembler, single ENIAC, Princeton Acc, Festpnkt-Arithmetik ser, no linkage IAS, IB 7 diskrete Transistoren, Kern-Speicher, Gleitpnkt-Arithmetik, HLL, compiler, libraries, batch pro- 64, Univac IB 79, CDC I/O-processors, mltipleed cessing LARC memory access mltiprogramming, time sha- SSI/SI-ICs, ikroprogrammierng, pipelining, cache, CDC 66, TI- IB 36/37, ring, OS, mlti µ-processors ASC, PDP-8 ser LSI/VLSI-ICs, Halbleiter-Spei- mltiprocessor OS; cher, RISC vs 7 CISC, mlti processors, vector spercompters, mlticompters ULSI/VHSI-ICs, high density packaging, scalable architectres langages, compilers etc. for parallel processing PP, grand challenges, heterogeneos processing Apple, PC, VAX 9, Cray X-P, IB 39 Fjits VPP5, Cray PP, C-5, Intel Paragon s.a. ach Compter seen im Internet, etwa history/, Hwang p5.2 Kosten z Ntzen Der Wettbewerb nter den Compter-Herstellern, Rechner-Systeme mit dem besten Preis/Leistngsverhältnis anzbieten, führte in den letzten zehn Jahren z einer jährlichen Leistngsverdoppelng bei fallenden Preisen. Diese Leistngssteigerng berht af Fortschritten der hardware-technologie (etwa Schaltkreis- Integration), der software-technologie (etwa optimierende Compiler) nd der Rechner-Architektr (pipelining, caching, RISC, lti-prozessor-systeme). Def. Rechner-Architektr 8 ist die Organisation von Rechen-Systemen, die das Preis/Leistngsverhältnis für bestimmte Einsatzbereiche nd bei gegebener hardware- nd software-technologie optimiert. Verschiedene Einsatzbereiche stellen verschiedene Anforderngen: an Größe also Leistngsklasse, z.b. PC, workstation, inicompter, mainframe oder Spercompter, an Rechner-Typ, z.b. Universal-Rechner, Prozess-Rechner, Rechner für Wissenschaft, Wirtschaft oder Verwaltng, 7 % der 2 Instrktionen einer IB /36 repräsentieren mehr als 9% aller asgeführten Instrktionen. 8 Amdahl, Blaaw, Brooks Entwickler der IB /36 definierten 964: Compter- Architektr ist die Strktr eines Compters, die ein aschinen-sprachen-programmierer verstehen mß, m korrekte Programme für eine aschine schreiben z können.

12 Th. Risse, HSB: RST SS5 2 drch vorhandene software, z.b. Programmiersprache oder Programm-Objekte an den Befehlssatz drch Betriebssysteme an z.b. Größe des Adressrames, Art der Speicherverwaltng, Kontet-Umschaltng bei interrpts nd traps, nd drch Standards an z.b. (Gleitkomma-) Zahldarstellng, Bs-Systeme, Betriebssysteme, Netze, Programmiersprachen, Graphik sw. Allerdings ist die Leistng eines Rechen-Systemes schwierig z messen (vgl. Antwortszeit für den Bentzer vs. Drchsatz für den Betreiber). Z.B. Was messen IPS, OPS, FLOPS, CPI, Bs-Bandbreite, EA-Bandbreite, memory cycles, wait states, TPS, FPS, KLIPS? CA, S.32ff Z.B. Gibson Befehls-i, mittlere Befehlsasführngszeit (gewichtete Smme CPI), 97 etwa für IB 79 CA, p56 Z.B. Whetstone, synthetischer benchmark mit gena mio synthetischer Whet- ärtin, S.52 stone-instrktionen, Ergebnis in WIPS, 976 in ALGOL6, später in FORT- RAN, wissenschaftlich nd engineering, zr Hälfte in Lafzeit-Bibliotheken, daher zr Hälfte Compiler-nabhängig, kleine odle, die ganz in caches passen... Z.B. Linpack (Dongarra), LGS A = b mit Gleichngen in Unbekannten per verkettetem Gaß A = LU, 976 in FORTRAN, später af n n-atrizen skaliert (Vektor-Rechner), Ergebnis in FLOPS/GFLOPS ärtin, S.54/55 Z.B. Dhrystones, synthetischer benchmark, 984 in ADA, später Pascal nd C, ärtin, S.53 nr Instrktionen, modelliert Instrktionshäfigkeit nd Lokalität von Variablen, 5% Zweisngen nd Asdrücke (no floats), 33% branch, 7% fnction calls, die insgesamt bytes passen ganz in caches... Z.B. Livermore loops (2 small kernels), synthetische benchmarks, 986 in FORTRAN, Ergebnis in FLOPS, für die damaligen Spercompter, Datensätze mit ma. K Elementen B&H, p27 Z.B. SPECmarks (system performance evalation cooperative 9 ) von DEC, HP, IPS, SUN etc., realistische benchmarks as Physik, Chemie, Astronomie, Bio- ärtin, S.55 logie sowie z.b. Go, gcc, compress, jpeg in C nd Qanten- nd Astro-Physik, FE in FORTRAN, 988 Programme in FORTRAN nd C, 992 korrigiert nd m SPECint, SPECfp nd SPEChpc erweitert, Ergebnis in SPECmark, i.e. geometrisches ittel der VAX/78-Vielfachen, Nachbesserngen in SPEC95 wie etwa SD (System Development, ltitasking mit edit, compile, eecte, debg), SFS (System-level File Server) oder Web-Server-benchmark COD, pp7 Z.B. Perfect Clb (PERFormance Evalation for Cost-effective Transformations), 3 realistische kernels etrahiert as Lft-Verschmtzng, Überschall- Flg, flid dynamics, Seismik, Schaltkreis-Simlation etc., besonders für Vektor- Rechner! 9 SPEClating abot performance B&H, pp27

13 Th. Risse, HSB: RST SS5 3 Z.B. WinStone benchmark.a. mit kernels bestehend as klassischen Office- Anwendngen nd daher mit odellierng der Bentzng, aber ach CAD, PVwave etc., s.a. Z.B. SYSark 2 von Bsiness Application Performance Corporation, BAP- c t 6/2, S Co 2, s. 3Dark 2, demo download s. CPU2 as SPECrate c t 6/2, S.4-42 Transaction Processing Performance Concil, TPC, a non-profit corporation fonded to define transaction processing and database benchmarks and to disseminate objective, verifiable TPC performance data to the indstry SAP Standard Application Benchmarks, bestehend.a. c t??? as Sales and Distribtion, SD, Assemble To Order, ATO nd Bsiness Information Warehose, BW. z.h. Vergleiche Programm-Asführngszeiten nd Ergebnisse geeigneter Benchmarks. Untersche den Einflß optimierender Compiler af die Lafzeit eigener Benchmark-Programme. Einzig die Asführngszeit für ein Programm mißt die Leistng zverlässig. Seknden Programm = Instrktionen Programm Clock Zyklen Instrktion Drch Übergang z geeigneten ittelwerten ergibt sich Seknden Programm = Instrktionen Programm CPI Taktrate Seknden Clock Zykls z.h. Welche Randbedingngen beeinflssen welche Parameter? Def. Leistng ist Arbeit pro Zeit, also Leistng = Asführngszeit. Der Beschlenigngsfaktor β drch eine odifikation ergibt sich as β = Leistng mit odifikation Leistng ohne odifikation = Asführngszeit ohne Asführngszeit mit Der Leistngsgewinn γ drch eine odifikation ergibt sich as oder afgelöst + γ = Leistng mit odifikation Leistng ohne odifikation = Asführngszeit ohne Asführngszeit mit γ = Leistng mit Leistng ohne Leistng ohne = Asführngszeit ohne Asführngszeit mit Asführngszeit mit Prozentale Leistngsgewinne ergeben sich drch ltiplikation mit. Z.B. Ein Redktion der Asführngszeit von 5s af s entspricht einem prozentalen Leistngsgewinn von γ = 5 also einer Leistngssteigerng m 5%.

14 Th. Risse, HSB: RST SS5 4 Bem. Offensichtlich steht kein Programm (mit seiner Asführngszeit) für alle anderen Programme, ach nicht das arithmetische ittel AZ = n n i= AZ i der Asführngszeiten AZ i bzw. das harmonische ittel = n der Raten AZ n i= /AZ i AZ i asgewählter Programme P i. Jedes Programm wird drch nterschiedliche Compiler in verschiedene Programme in der aschinen-sprache der Ziel-Architektr übersetzt. Spitzenleistngen entsprechen nicht Drchschnittsleistngen. Bei mlti ser systemen kann ein Programm nter ganz verschiedenen Lastbedingngen abgearbeitet werden. Zr Berechnng der drchschnittlichen Rate r der Raten r i ist das harmonische ittel r = n n z verwenden. i= r i Z.B. Ein Zg brache für die ersten km Strecke h nd für die zweiten km Strecke 2h. Die Drchschnittsgeschwindigkeit 2km/3h= 2 km/h berechnet sich als harmonisches ittel der Geschwindigkeiten km/h nd 5km/h z = + = 2km/h Z.B. Ein Rechner leiste in zwei Betriebszständen z gleichen Teilen entweder FLOPS oder 3 FLOPS. Die drchschnittliche Rate ergibt sich als harmonisches ittel z = 2 = 3 = 5 FLOPS. 2 /+/3 4/3 2 Das arithmetische ittel der Asführngszeiten für float Operationen in den beiden Zständen ( ) = 5 s liefert gleichermaßen die drchschnittliche Rate von 5 FLOPS. Für Gewichte w i mit w i nd n i= w i = berechnet sich das arithmetisches ittel der mit w i gewichteten Asführngszeiten AZ i z n i= w i AZ i nd das harmonisches ittel der mit w i gewichteten Raten r i z n w i. i= r i Zm itteln normierter Asführngszeiten T i /S i (bzgl. einer Standard -aschine) ist das geometrische ittel T/S = i T i/s i z verwenden. I.a.R. werden nr Teile eines Rechen-Systemes schrittweise verbessert: Bem. Beliebige Beschlenigngen sind nicht erzielbar, wenn man nr einen Anteil beschlenigt/beschlenigen kann: s Programm = 8s Arithmetik + 2s Rest. Fünffache Beschlenigng nr drch Beschlenigng β der Arithmetik 2 = /5 = 8/β + 2, also = 8/β ist nmöglich. Satz (Amdahl sches Gesetz) it α = Anteil verändert nd dem Beschlenigngsfaktor β verändert für den drch die Veränderng betroffenen Anteil gilt COD, pp8-82 Asführngszeit ne = ( α)asführngszeit alt + α Asführngszeit alt β verändert Damit ergibt sich der Beschlenigngsfaktor β gesamt für das gesamte System β gesamt = Asführngszeit alt = Asführngszeit ( α)+ ne α β verändert

15 Th. Risse, HSB: RST SS5 5 Z.B. Lohnt sich eine Verfünffachng der CPU-Geschwindigkeit bei fünffachen Kosten, wenn die CPU nr z 5% asgelastet ist nd wenn die CPU ein Drittel des Rechner kostet? Die erzielbare Beschlenigng m den Faktor = 5 bei 3 Kosten ne Kosten alt = = fachen Kosten rechnet sich also nicht. Z.B. Angenommen, X-Befehle werden zehnmal so schnell asgeführt wie die entsprechenden konventionellen Befehle, nd angenommen, X-Sbstittion sei in % des Codes möglich. Dann ergibt sich eine Beschlenigng m den Faktor β = =. beim Einsatz eines X-Prozessors..9+./.9 z.h. Bestimme den Beschlenigngsfaktor drch die 3Dnow!-Technologie des AD K6..3 Entwicklngsziele Ziele: Kostenminimierng bei Steigerng der Leistng, Brachbarkeit, Zverlässigkeit nd Qalität (z.b. Skalierbarkeit) ethoden: Verbessern der Hardware-Technologie, Optimieren der (Standard-) Komponenten (pipelining, caching, schedling,...?), Prozessoren nterstützen bestimmte Fnktionen des Betriebssystems (BS), Prozessoren nterstützen bestimmte Konstrkte von high level langages (HHL), Optimieren drch Übergang z ganz anderen Rechner-Architektren, z anderen Verarbeitngsprinzipien nd z anderen Programmier-Sprachen SI, LSI, VLSI, ULSI bis z hetigen knapp TeraFLOPS-Rechnern bei Taktraten in der Größenordnng von mehreren Hz bei fallenden Preisen! Giloi: Höchste Rechenleistng drch Parallelarbeit statt drch höchstmögliche Arbeitsgeschwindigkeit! Technologie Technik Gatterlafzeit Integrationsgrad Verlstleistng/Gatter COS 2ps...ps K...2 pw...w ECL 5ps...5ps K...2K mw...mw GaAs 5ps...2ps K...2K mw...mw Alle drei Jahre: Halbierng der Kanallänge der Transistoren af COS-Chips, Verdoppelng der Taktfreqenz, Vervierfachng der Transistordichte

16 Th. Risse, HSB: RST SS5 6 2 DEC Alpha 2264/6 9 8 Performance DEC Alpha 5/5 3 2 SUN-4/ IPS /2 988 IPS IB RS DEC Alpha 5/3 DEC Alpha 4/266 IB POWER DEC AXP/5 HP 9/ Year F2.pdf COD, p3 Jährliche Verdoppelng der Prozessor-Leistng (IPS oder FLOPS): Leistng= 2 Jahr 984 (Joy sches Gesetz) Alle drei Jahre: Vervierfachng der Speicher-Chip-Kapazitäten., 6 64, 4 Kbit capacity 256K 6K K F4.pdf COD, p22 Year of introdction Leistngsspektrm einiger ikro-prozessoren in COS-Technologie Prozessor Hz IPS FLOPS W Stand 992 Intel i86xp >5 > 5 > 5 6 otorola 88 >5 > > Integer Units IPS R4 5 9 DEC Alpha Giloi, S./2

17 Th. Risse, HSB: RST SS5 7 Trotzdem gibt es kam Gewährleistngsarchitektren (Zverlässigkeit, Wartbarkeit, Asfallsicherheit), z.b. Tandem NonStop. Die von-nemann-architektr erscheint als Architektr des minimalen Hardware-Afwandes nicht mehr adäqat: andere Kostenverteilngen (HW z SW z Personal bzw. CPU z em z Peripherie), andere Bentzngsprofile (batch z dialog bzw. Tet z Graphik,...?) Hete brachen die eigentlich Datentransformierenden Operationen kam mehr Zeit als die organisatorischen aßnahmen (Holen, Interpretieren, Inde- nd Adressen-Rechnng). Abkehr von der von-nemann-architektr erlabt Leistngssteigerng, Fehlertoleranz, sw. Bei all dem ist die Asgewogenheit der aßnahmen z beachten: Satz (Amdahl sche Fastregel) Eine asgewogene aschine hat pro IPS zgleich Byte Speicher sowie bit/sec E/A-Drchsatz..4 Taonomie Flynnsche Klassifikation von Rechen-Systemen Klasse SISD single instrction single data SID single instrction mltiple data ID mltiple instrction mltiple data Strktr Seqentielle Rechner Vektor-Rechner ltiprozessor-systeme nd detaillierterer Klassifikation Rechnerarchitektr := Operationsprinzip + Hardware-Strktr + Bentzer-Schnittstelle Operationsprinzip := Informationsstrktr + Kontrollstrktr Das Operationsprinzip definiert fnktionelles Verhalten. Operationsprinzipien sind das von-nemann-prinzip oder die Prinzipien der Programm- oder Daten-Parallelität. Dabei ist das Prinzip der Programm-Parallelität die Parallelität der Operationen, der Anweisngen, der Prozesse oder der Programme. Daten-Parallelität ist dann gegeben, wenn die Daten-Strktren selbst standardisiert sind, also z.b. als Felder angeordnet sind. Die Informationsstrktr ist bestimmt dch die Informationskomponenten, ihre Darstellng nd ihre Operationen (ADT). z.b. selbstbeschreibende Informationseinheiten. Die Kontrollstrktr ist bestimmt drch die Interpretation nd Transformationen der Informationskomponenten. z.b. seqentiell, seqentiell

18 Th. Risse, HSB: RST SS5 8 Hardware-Strktr := Hardware-Betriebsmittel + Kommnikationsstrktr Die Kommnikationsstrktr ist bestimmt drch die Kommnikations- nd Kooperationsregeln. Def. Prozessoren steern den Programmablaf nd führen Daten-Transformationen atonom as. Im Gegensatz daz sind Rechen-Einheiten oder -Elemente (RE) von aßen gesteert nd führen Daten-Transformationen nter eterner Kontrolle as. an nterscheidet also Einprozessor-Systeme (SISD) sind die klassischen Rechner, wie z.b. PC, Workstation, µ-controller, DSP, sw. Feldrechner sind arrays homogener, niverseller Rechen-Einheiten, pipeline-rechner (SID) sind eindimensionale Anordnngen spezialisierter Recheneinheiten, Systolische Arrays (SID) sind sozsagen mehrdimensionale Pipelines, ltiprozessor-systeme (ID) sind homogene oder heterogene Systeme mehrerer Prozessoren. Wenn alle Prozessoren dieselbe Fnktion im System haben, nennt man es symmetrisch sonst asymmetrisch. Unterschieden werden Speicher-gekoppelte (shared memory) nd Nachrichten-gekoppelte (distribted memory) ltiprozessor-systeme..5 Anwendngen Z den sogenannten großen Herasforderngen (vgl. Forschngsförderprogramm grand challenges der US-Regierng Anfang der 9er Jahre oder Entwicklngsprogramm real world compting in Japan seit 993) gehören Giloi S Hwang pp8 Klima-odelle der Erde: Treibhas-Effekt, Ozon-Loch, eeresströmngen, Umweltverschmtzng, Versteppng, Verkarstng sw. Simlation hydrodynamischer Vorgänge mit Trblenzen nd Viskosität Genom-Analyse odellierng der Spraleitfähigkeit Nachbilden menschlicher Informationsverarbeitng z.b. bei ster- oder Sprach- Erkennng: Lösng nvollständig spezifizierter Probleme

19 Th. Risse, HSB: RST SS5 9 2 Compiler Def. Ein Compiler überführt ein Programm in Qellsprache, etwa in einer Problem-orientierten Programmiersprache, in ein äqivalentes Programm in einer Zielsprache, etwa aschinensprache. Die Übersetzng kann in mehreren passes erfolgen nd Programme in Zwischensprachen erzegen. C program Compiler Assembly langage program Assembler Object: achine langage modle Object: Library rotine (machine langage) Linker Eectable: achine langage program Loader F32.pdf COD, p56 emory Bem. Die Übersetzng erfolgt in mehreren Phasen: die leikalische Analy- Wilke in se (P-->PP) erkennt Symbole, entfernt Kommentare sw., die Synta-Analyse überführt das syntaktisch korrekte Programm in einen (abstrakten) Bam Bode (PP-->A), die semantische Analyse überprüft die kontetsensitive Korrektheit nd erzegt den attribierten (abstrakten) Bam (A-->AA), der gegebenenfalls nach Optimierng (AA-->modA) in eine aschinen-orientierte, aber aschinennabhängige Zwischensprache übersetzt wird (moda-->pz). As dem Programm in dieser Zwischensprache erzegt der Code-Generator ein ablaffähiges Objekt- Programm in der aschinen-sprache (PZ-->P), das gegebenenfalls nochmal optimiert werden kann (P-->optP).

20 Th. Risse, HSB: RST SS5 2 Qellprogramm P Umgebng ( -variable) leikalische Analyse Folge PP von Grndsymbolen syntaktische Analyse abstrakter Bam A Fehler-Datei semantische Analyse attribtierter abstrakter Bam AA Optimierng modifizierter attribtierter Bam moda Symboltabelle Konstantentabelle Optimierngstabelle... Übersetzng Programm PZ in Zwischensprache Z Code-Erzegng Objektprogramm P Optimierng Objektprogramm optp Testhilfen -Tabelle Es gibt viele öglichkeiten z optimieren: Kontet-nabhängige lokale Optimierng, Registerzteilng, Variablen-Zweisng, Parameter-Übergabe, Elimination von redndanten Sprüngen, von redndanten Asdrücken, von totem Code nd von gemeinsamen Teilasdrücken, Verbreitng von Kopien von Konstanten nd Variablen (constant oder variable propagation), Berechnng konstanter Asdrücke zr Compile-Zeit (constant epression folding), Redktion der Stärke (langsame Operationen drch schnellere ersetzen) (strength redction), Optimieren von Prozedr-Afrfen nd -Rücksprng, sw. sf. Z.B. Die leikalische Analyse überführt das statement U = 2 * r * PI; des Qell-Programmes in die Folge (Bez,U) (Sym,=) (Ziffer,2) (Sym,*) (Bez,r) (Sym,*) (Bez,PI) (Sym,;)

21 Th. Risse, HSB: RST SS5 2 Dabei werden Kommentare entfernt, die Symbol-Tabelle gefüllt, etc. Die syntaktische Analyse erzegt as dieser Folge einen abstrakten Bam, assign ID U UL UL ID PI 2 ID ID r den die semantische Analyse mit Attribten versieht. assign ID (SYBOL,$U) (TYPE,real) (TYPE,int) UL (TYPE, real) (SYBOL, $PI) (TYPE,real) UL ID (SYBOL,$2) (TYPE,int) ID ID (SYBOL,$r) (TYPE,int) Gegebenenfalls nach einer Optimierng wird dieser Bam in eine aschinennabhängige Zwischensprache übersetzt: ml_int, $2, $r, $tempint conv_ir, $tempint, $tempreal ml_real, $tempreal, $PI, $tempreal2 assign, $tempreal2, $U As diesem Zwischencode wird nn der aschinen-code der Ziel-aschine erzegt, etwa LOAD, R, 2 ULINT, R, mem[adr[r]] CONV_IR, R ULREAL, R, mem[adr[pi]] STORE, R, ADR[U] nd gegebenenfalls optimiert. Wenn typischerweise 9% der Lafzeit in % des Codes verbracht wird, ist es sinnvoll, diese % des Codes zerst z optimieren: z.b. innere Schleifen. Z.B. Verschiedene Optimierngen seien am Beispiel von Qicksort demonstriert. Für das folgende C-Programm void qicksort(m,n) // sortiere Feld a

22 Th. Risse, HSB: RST SS5 22 int m,n; { int i,j; int v,; if (n<=m) retrn; // Anfang des z optimierenden Teils i=m-; j=n; v=a[i]; // B while () { do i++; while (a[i]<v); // B2 do j--; while (a[j]>v); // B3 if (i>=j) break; // B4 =a[i]; a[i]=a[j]; a[j]=;// B5 } =a[i]; a[i]=a[n]; a[n]=; // B6 // Ende des z optimierenden Teils qicksort(m,j); qicksort(i+,n); } sei znächst die Afteilng des Programms in Blöcke dargestellt.

23 Th. Risse, HSB: RST SS5 23 i:=m- j:=n t:=4*n v:=a[t] Block B (init) i:=i+ t2:=4*i t3:=a[t2] if t3<v goto B2 Block B2 (. do loop) nicht optimierter code j:=j- t4:=4*j t5:=a[t4] if t5>v goto B3 Block B3 (2. do loop) if i>=j goto B6 } Block B4 (break while) t:=4*i :=a[t] t2:=4*i t3:=4*n t4:=a[t3] a[t2]:=t4 t5:=4*n a[t5]:= Block B6 (swap) t6:=4*i :=a[t6] t7:=4*i t8:=4*j t9:=a[t8] a[t7]:=t9 t:=4*j a[t]:= goto B2 Block B5 (swap) Beispielsweise in Block B5 werden (Inde-) Asdrücke mehrfach berechnet: verwende also t6 bzw. t8, anstatt t7 bzw. t ernet z berechnen.

24 Th. Risse, HSB: RST SS5 24 i:=m- j:=n t:=4*n v:=a[t] Block B (init) i:=i+ t2:=4*i t3:=a[t2] if t3<v goto B2 Block B2 (. do loop) in B5 nd B6 lokal optimierter code j:=j- t4:=4*j t5:=a[t4] if t5>v goto B3 Block B3 (2. do loop) if i>=j goto B6 } Block B4 (break while) t:=4*i :=a[t] t3:=4*n t4:=a[t3] a[t]:=t4 a[t3]:= Block B6 (swap) t6:=4*i :=a[t6] t8:=4*j t9:=a[t8] a[t6]:=t9 a[t8]:= goto B2 Block B5 (swap) Blockübergreifend verwende t4 as B3 (das lat Datenflß-Analyse nicht verändert wrde) statt t8 ernet z berechnen.

25 Th. Risse, HSB: RST SS5 25 i:=m- j:=n t:=4*n v:=a[t] Block B (init) i:=i+ t2:=4*i t3:=a[t2] if t3<v goto B2 Block B2 (. do loop) Block-übergreifendes Verbreiten von Kopien j:=j- t4:=4*j t5:=a[t4] if t5>v goto B3 Block B3 (2. do loop) if i>=j goto B6 } Block B4 (break) :=t3 t4:=a[t] a[t2]:=t4 a[t]:= Block B6 (swap) :=t3 a[t2]:=t5 a[t4]:= goto B2 Block B5 (swap) z.h. Wovon hängt der Beschlenigngsfaktor afgrnd dieses Optimierngsschrittes ab? Variable heißen z einem Zeitpnkt lebendig, wenn af sie z einem späteren Zeitpnkt noch einmal zgegriffen wird. Die Eliminierng gemeinsamer Asdrücke kann tote Variable erzegen, die eliminiert werden können. Das Verbreiten von Kopien bereitet weitere Optimierng vor: im Programm-Tet nach Asdrücken der Form g := f ersetze g af rechten Seiten drch f. Z.B. die Anweisng :=t3 in B5 wird drch Verbreiten von t3 z totem Code, der eliminiert werden kann. Schleifen werden drch Code-Verschiebng (Schleifen-nabhängige Berechnngen vor die Schleife ziehen), Eliminieren von Schleifen-Variablen in Asdrücken zsammen mit Redktion der Stärke (etwa ltiplikationen drch mehrfache Additionen ersetzen) optimiert, z.b. Ersetzen von t4:=4*j in B3 drch t4:=t4-4 mit der nn notwendigen Initialisierng t4:=4*j in B.

26 Th. Risse, HSB: RST SS5 26 i:=m- j:=n t:=4*n v:=a[t] t2:=4*i t4:=4*j Block B (init) Redktion der Stärke in Verbindng mit Elimination der do loop Variablen t2:=t2+4 t3:=a[t2] if t3<v goto B2 t4:=t4-4 t5:=a[t4] if t5>v goto B3 Block B2 (. do loop) Block B3 (2. do loop) if t2>=t4 goto B6 } Block B4 (break while) t4:=a[t] a[t2]:=t4 a[t]:=t3 Block B6 (swap) a[t2]:=t5 a[t4]:=t3 goto B2 Block B5 (swap) Inwiefern ist dieser Optimierngsschritt (noch) nicht kontet-netral? z.h. Bestimme grndsätzliche Einflßfaktoren af den Beschlenigngsfaktor afgrnd derartiger Optimierng. Optimierende Compiler erzegen also Code, dessen Strktr sich stark von derjenigen des Qellprogrammes nterscheidet mit der einen Folge, daß Fehler schwieriger z erkennen sind. 2. Daten Üblicherweise nterstützen Prozessor-Architektr nd Befehlssatz nr die Datentypen ganze, Fest- nd Gleitkomma-Zahlen drch entsprechende Operationen nd schnellen Daten-Transfer. Der Zgriff af strktrierte Daten wird drch die hardware i.a. nicht nterstützt. Der Compiler sollte also dafür sorgen, daß strktrierte Daten zsammenhängend im Speicher abgelegt werden. Register-Zteilngsalgorithmen verschen, häfig bentzte Daten, z.b. Schleifenvariable, in Registern z halten. Compiler müssen also zgleich Befehlssatz

27 Th. Risse, HSB: RST SS5 27 nd Speicher-Zgriff wie ach die statistische Verteilng der Operanden in Asdrücken mit 6% Skalaren (davon 8% lokale Variable), 2% Integer-Konstanten nd 2% strktrierte Daten-Typen berücksichtigen (lat Patterson). 2.2 Anweisngen nd ihre Asführng Die verschiedenen Anweisngen nd Programm-Konstrkte bieten nterschiedliche öglichkeiten, die Abarbeitng z optimieren. Verschiedene Qellsprachen haben recht verschiedenen Befehlsmi, was die Abstimmng von Compiler nd Befehlssatz wesentlich erschwert. Zsätzlich beeinflssen Bentzngsprofil nd Betriebssystem die folgenden Häfigkeiten C-Programme Anweisngen in % Speicher-Zgriffe (Patterson 982) Qellsprache aschinensprache % Prozedren Schleifen Zweisngen Alternativen sonstige Befehle 4 Prozedr-Afrfe nd Schleifen sind also die Rechenzeit-intensivsten Sprach- Konstrkte, an denen Optimierng zerst ansetzen sollte. Weiterhin kann der Transfer zwischen Speicher-Zellen () nd Registern (R nd R2) etwa drch statt R > > R2 R < > R2 R >, R2 > besser R >, R > R2 > R > R2 R2 > optimiert werden. Günstig ist es, Aswerten der Sprng-Bedingng nd Sprng statt mit einem Befehl in getrennten Befehlen drchzführen, da dann z.b. das Ergebnis der Aswertng ach weiter zr Verfügng steht. Einfacher kann das Ergebnis dabei in allgemeinen Registern als in Stats-Registern gehandhabt werden. Register-Inhalte in den Speicher aszlagern (register spilling), ist z minimieren. Der Compiler verscht daz etwa, (wenigstens die innersten) Schleifen-Variablen in Registern z halten. Die Bearbeitng von Prozedr-Afrfen erfordert af aschinen-sprach-ebene den afwendigen Kontet-Wechsel: Übergabe von Parametern nd Ergebnissen sowie Verwaltng von lokalen Variablen. Zr Optimierng können Compiler etwa inline code erzegen (für kleine Prozedren ohne weitere Prozedr-Afrfe).

28 Th. Risse, HSB: RST SS5 28 Prozedren greifen vornehmlich af lokale Daten z (z 8% af lokale, globale oder Daten as der afrfenden Prozedr). Sie haben im ittel (nr) 6-8 Parameter. Idee: mltiple register sets, (RS) Kontet-Wechsel kann daher drch Register-Fenster nterstützt werden. Neben z.b. globalen Registern werden eine Reihe dieser Fenster z.b. als Ring-Pffer (nr sinnvoll in hardware) verwaltet. Fenster von z.b. 32 Registern überlappen sich in z.b. 8 Registern, die für die Parameter-Übergabe reserviert sind. Die Übergabe per Wert ist so einfach z realisieren. Ein Parameter, der gerade in einem Register abgelegt ist, hat keine Adresse nd kann daher nicht per Referenz Übergeben werden. Eine Lösng des Problems besteht darin, bei der Übersetzng solche Parameter als nicht in Registern ablegbar z kennzeichnen (Lampson 982). Z.B. Die RISC I verfügte über einen Register-Satz von 38 = bit- Registern, afgeteilt in 8 Register-Fenster à 32 Register: gemeinsame für globale Daten, Register für lokale Daten nd je 6 überlappende Register für Eingabe- bzw. Asgabe-Parameter. Giloi, S.7-7 regs for local vars 6 regs for in/ot params regs for local vars 6 regs for in/ot params regs for local vars 6 regs for in/ot params regs for local vars 6 regs for in/ot params regs for local vars 6 regs for in/ot params regs for local vars 6 regs for in/ot params regs for local vars 6 regs for in/ot params regs for local vars 6 regs for in/ot params regs for global variables RISC I 8 Fenster à 32 32bit Register SPARC 8 regs for local vars 8 regs for in/ot params 8 regs for local vars 8 regs for in/ot params 8 regs for local vars 8 regs for in/ot params 8 regs for local vars 8 regs for in/ot params 8 regs for local vars 8 regs for in/ot params 8 regs for local vars 8 regs for in/ot params 8 regs for local vars 8 regs for in/ot params 8 regs for local vars 8 regs for in/ot params 8 regs for global variables Der Register-Satz von z.b. 36 = Registern der SPARC ist in 8 Fenster à 32 Register mit je 8 Registern für globale nd lokale Daten sowie überlappende Register für Eingabe- nd Asgabe-Parameter afgeteilt. Folgen mehrere (z.b. rekrsive) Prozedr-Afrfe afeinander, ist die (effiziente) H&P, S.452, E-5

29 Th. Risse, HSB: RST SS5 29 Registerzteilng schwierig. Es ist dann im Allgemeinen nicht möglich, die Parameter in Registern ohne Umordnng z übergeben. Nachteile entstehen also sicher drch z große Afrf-Tiefe etwa bei rekrsiven Fnktionen nd dadrch, daß bei Prozeß-Wechsel oder Kontet switch immer der ganze Register-Satz gerettet werden mß (mltiprogramming). Jede Unterbrechng bedingt einen Prozeß-Wechsel: der aktelle Stats ist af einen Stapel z retten. Je nach Architektr müssen dabei alle, einige oder kein Register gerettet werden, je nachdem ob die Unterbrechngsbehandlng af alle, einige oder kein Register schreibend zgreifen darf. Def. Eine Register-Datei (register file) ist eine enge von Registern zsammen mit Zgriffslogik. Register-Dateien nterstützen typischerweise das gleichzeitige Lesen von zwei Operanden as jedem beliebigen nd Schreiben eines Ergebnisses in jedes beliebige Register der Register-Datei (ports). Z.B. Es gibt Hochleistngsrechner mit Register-Dateien, die acht Operanden B&H, p.43 gleichzeitig zr Verfügng stellen. Die erkmale von Register-Dateien nd cache-speichern seien gegenübergestellt: Bode, S.6 Register-Datei schneller Zgriff af skalare Daten lokale Variable der letzten n Prozedren interner Verschnitt (Prozedren bentzen nicht alle Register) statische Vergabe der Register zr Übersetzngszeit cache-speicher Zgriff af Befehle nd Daten zletzt bentzte Variable (bei LRU) eterner Verschnitt (Block-Transfer) dynamische Verwendng des cache zr Lafzeit Folgerng: Register für skalare Daten zsammen mit cache für Befehle. Die gte Unterstützng von Prozedren drch Register-Dateien mit überlappenden Fenster wird drch schlechte Asntzng der Register nd damit die vielen bei Kontet-Wechsel z rettenden Registern erkaft. Die Zteilng der Register, also das (temporäre) Binden der Variablen an Register erfolgt drch Konstrktion eines Datenflß-Graphen nd drch Algorithmen zm Färben dieses Graphen. Bode, S.294 Variable t,, v, w,, y, z nd ihre Lebensdaern t 2 t v 3 t v w 4 t v w 5 v w 6 v w y 7 w y 8 w y z 9 y z Z e i t vier Register in Speicher rot grün bla gelb aszlagern t 2 t v 3 t v w 4 t v w 5 v w 6 y v w 7 y w 8 y z w 9 y z

30 Th. Risse, HSB: RST SS5 3 3 Befehlssätze Der Befehlsatz, (instrction set) eines Prozessors macht die Schnittstelle zwischen Programmierer nd Rechner, zwischen Code-Erzegng im Compiler nd Ziel-aschine as. Der Befehlsatz incl. der -Formate zeigt Teile der Prozessor- Architektr. Z.B. Der single instrction compter (SIC) hat nr eine einzige Instrktion sbtract and branch if negative sbn a,b,c; // [a]-=[b]; if([a]<)goto c. Beispielsweise kopiert das SIC-Programm sbn tmp, tmp,.+; sbn tmp,a,.+; sbn b,b,.+; sbn b, tmp,.+; den Inhalt der Speicherzelle a in die Speicherzelle b, wo. die Adresse der aktellen,.+ die der Folge-Instrktion ist. z.h. Inwiefern ist der SIC ein vollwertiger Compter? m welchen Preis? COD, p26 3. Klassifikation Befehlssätze nterscheiden sich darin, wie nd wieviele Operanden eines Befehls in der CPU gespeichert werden, welche Operationen af den Operanden asgeführt werden, wie die Operanden addressiert werden nd welche Formate die Befehle haben. an nterscheidet Akkmlator-Architektr: Ein Operand liegt implizit im Akkmlator, das Ergebnis wird im Akkmlator abgelegt: minimale Anzahl interner Zstände der CPU, krzer Code; jedoch maimaler Speicherverkehr. Beispiele sind PDP8 oder otorola 689. Z.B. Die Zweisng C = A + B latet in aschinen-sprache load A; Add B; Store C; Stack-Architektr: Operanden liegen implizit af einem Stapel, Ergebnisse werden af Stapel abgelegt: einfache Aswertng von arithmetischen Asdrücken (polnische Notation), krzer Code; jedoch kein wahlfreier Zgriff af Stack, Stack ist Flaschenhals. Beispiele sind Brroghs B55, HP3 oder Pascal-Engine (vor PC), Java-V. Z.B. Die Zweisng C = A + B latet in aschinen-sprache Psh A; Psh B; Add; Pop C; Register-Architektr: Operanden nd Ergebnisse liegen in Registern: wegen Register-Adressierng sind die Befehle länger; diese Architektr bietet jedoch größte Fleibilität bei der Code-Erzegng. Beispiele sind IB /36 oder

31 Th. Risse, HSB: RST SS5 3 DEC VAX 2 oder akteller Intel 886 mit 8, otorola 684 mit 6, PowerPC mit 32, DLX nd IPS mit 32, RISC I mit 32 von 38 oder SPARC mit 32 von 36, pico-java mit 64 Allzweck-Registern. Z.B. Die Zweisng C = A+B latet in aschinen-sprache Load R,A; Add R,B; (register-memory) vs (load/store) Store C,R; Load Ra,A; Load Rb,B; Add Rc,Ra,Rb; Store C,Rc; Z.B. Der Intel 886-Befehlssatz enthält ach PUSH nd POP-Befehle. Die 886- Register sind nr bedingt Allzweck-Register! z.h. Klassifiziere die GK-Operationen der Intel 886-Prozessoren. z.h. Klassifiziere bekannte µ-controller- nd DSP-Befehlssätze. 3.2 Register-Architektren Wegen der Vorteile schneller Register wrden in den letzten zehn Jahren nr noch Universal-Register-aschinen entworfen oder weiterentwickelt mit als einem wichtigen Unterschied dyadischen (mit zwei Operanden) oder triadischen (mit drei Operanden) ALU-Befehlen sowie mit verschiedener Lokalisation der Operanden: Register-Register-Operationen ach load/store mit einfacher Dekodierng, einfache Code-Erzegng, ähnliche Asführngszeiten; jedoch mit größerer Anzahl von abzarbeitenden Befehlen CA, S COD, pp5 Register-Speicher-Operationen mit Zgriffen ohne Laden; jedoch nterschiedliche Asführngszeiten Speicher-Speicher-Operationen mit kompaktem Code; jedoch mit nterschiedlichen Asführngszeiten nd Speicher-Engpaß. gpr Architektr Jahr gpr Architektr Jahr EDSAC accmlator 949 Intel 886 etended acc 978 IB 7 accmlator 953 otorola 68 6 reg mem 98 CDC66 8 load/store 963 Intel reg mem 985 IB /36 6 reg mem 964 IPS 32 load/store 985 DEC PDP-8 accmlator 965 HP-PA RISC 32 load/store 986 DEC PDP- 8 reg mem 97 SUN SPARC 32 load/store 987 Intel 88 accmlator 972 Power-PC 32 load/store 992 otorola 68 2 accmlator 974 DEC Alpha 32 load/store 992 DEC VAX 6 reg/mem mem 977 JAVA-V stack 995 nd zwar ist die Anzahl der Argmente arithmetisch-logischer Instrktionen im Speicher bei DEC-Alpha, DLX, IPS, HP PrecisionArchitectre, PowerPC CA, p72 2 a Virtal Address extension of the PDP

32 Th. Risse, HSB: RST SS5 32 sowie SPARC jeweils von maimal 3, bei Intel 886 sowie otorola 68 jeweils von maimal 2 nd bei der VAX 2 von maimal 2 bzw. 3 von maimal 3 Operanden. z.h. Klassifiziere die Operationen bekannter µ-controllern nd DSPs. 3.3 Adressierng In aller Regel arbeiten hetige Rechner byte-adressiert, nd zwar big endian (Byte mit Adresse.. an der most significant position im Wort) bei z.b. IB /36, IPS, otorola, SPARC, DLX bzw. little endian (Byte mit Adresse.. an der least significant position im Wort) bei z.b. DEC VAX, DEC RISC, Intel 886. Def. Ein Zgriff af ein Datm der Länge s Byte, ab der Byte-Adresse A ist aligned gena dann, wenn A mod s = sonst misaligned. Eine Reihe Adressierngsarten zr Verfügng z haben, redziert die Anzahl der Befehle, macht aber gleichzeitig die Decodierng nd damit den Prozessor kompleer nd langsamer. So bracht der otorola C682 bis z 2 Takte nr für bestimmte Adressierngen. Art Beispiel Bedetng Bemerkng register Add R4,R3 R4+=R3 immediate Add R4,#3 R4+=3 immediate-größe? displacement Add R4,(R) R4+=[+R] lokale Variable register indirect Add R4,(R) R4+=[R] per pointer indeed Add R4,(R2+R3) R4+=[R2+R3] Feld mit Base nd Inde direct/absolte Add R4,() R4+=[] static data memory indirect Add R4,@(R3) R4+=[[R3]] linked list ato-increment Add R4,(R3)+ R4+=[R3]; seqentieller Zgriff af R3+=d Feldelemente, psh/pop ato-decrement Add R4,-(R3) R3-=d; seqentieller Zgriff af R4+=[R3] Feldelemente, psh/pop scaled Add R4,(R2)[R3] R4+=[+R2+d*R3] seqentieller Zgriff af Daten der Länge d Beim Entwrf ist festzlegen, wie groß Displacement oder Immediate werden dürfen, wieviele Bits also vorzsehen sind, wieviel Register z adressieren sind, sw. Displacement nd Immediate sind die häfigsten Adressierngsarten. Z.B. Die Codierng der vielen Adressierngsarten der VAX illstriere eine CA, p89 ternären oder triadische Instrktion: add3 r, 737(r2), (r3) addiert zwei 32- bit integer bei einem OP-Code von byte. Address specifier enthalten in 4bit die Adressierngsart, in weiteren 4bit das z verwendende Register: also byte für r, 3byte für 737(r2), nämlich byte specifier für 6-bit displacement nd 2byte displacement 737 nd schließlich byte specifier für indirect (r3) insgesamt also 6byte. Die maimale Länge von VAX-Befehlen ist 53byte! Z.B. DSPs mit Zgriff af Ring-Pffer, z.b. TI

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