Testverfahren in der Elektronikfertigung Möglichkeiten, Grenzen und Design-for-Test

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1 Testverfahren in der Elektronikfertigung Möglichkeiten, Grenzen und Design-for-Test Dipl.-Ing.(FH) Mario Berger GÖPEL electronic GmbH 2012

2 Ablauf 1. Warum testen? 2. Zwei Testmethode, viele Testverfahren 3. Die Testverfahren im Detail 4. Was noch wichtig ist 5. Zusammenfassung FED-Regionalgruppentreffen Berlin 2

3 WARUM TESTEN? FED-Regionalgruppentreffen Berlin 3

4 Testen ist notwendig(es Übel) Firmenimage FED-Regionalgruppentreffen Berlin 4

5 Vollständige Fehlerabdeckung Jeden Fehler finden! Na dann mal los: Defektes Bauteil, verbogener Bauteilanschluss, Lifted Lead, fehlender Bauteilanschluss, fehlerhafter Bauteilkennwert, fehlbestücktes Bauteil, falsch beschriftetes Bauteil, falsch positioniertes Bauteil/Versatz, verpoltes Bauteil, fehlendes Bauteil, zu viel bestücktes Bauteil, unzureichende Füllhöhe bei THT-Lötstellen, unzureichende Lötstelle, Grabsteineffekt, Benetzungsfehler, Kurzschluss, Lunker, Black Pad, FED-Regionalgruppentreffen Berlin 5

6 Ein einfaches Beispiel PC Motherboard Leiterplatte mit 400 Bauelementen und Lötstellen in 80 Varianten Beutel mit Reis Reiskörner (ca. 100g) in 80 verschiedenen Sorten sind zu prüfen auf Vollständigkeit, Beschädigung, korrekte Lage, richtige Sorte an richtiger Stelle FED-Regionalgruppentreffen Berlin 6

7 Herausforderung I Miniaturisierung FED-Regionalgruppentreffen Berlin 7

8 Herausforderung II High-Speed Verbindungen FED-Regionalgruppentreffen Berlin 8

9 Herausforderung III iphone 5? Komplexität/Funktionsumfang FED-Regionalgruppentreffen Berlin 9

10 ZWEI TESTMETHODEN, VIELE TESTVERFAHREN FED-Regionalgruppentreffen Berlin 10

11 Optische Testmethodik Qualitative Beurteilung von Lötstellen gemäß IPC-Norm Statistische Analyse des Fertigungsprozesses kann zur Prozessüberwachung und -optimierung eingesetzt werden keine Adaptierung des Prüflings notwendig einfache Reparaturmöglichkeit Ob die als Gut getestete Baugruppe tatsächlich funktionieren wird, ist ungewiss! FED-Regionalgruppentreffen Berlin 11

12 Elektrische Testmethodik Überprüfung der elektrischen Parameter/Funktion der Baugruppe bis hinunter zum einzelnen Bauteil In-System Programmierung keine Aussage über die Qualität/ Lebensdauer einer Lötverbindung eine Kontaktierung des Prüfling ist zwingend erforderlich Unterschiede der Testverfahren untereinander sind zum Teil gravierend FED-Regionalgruppentreffen Berlin 12

13 Optische Testverfahren röntgen FED-Regionalgruppentreffen Berlin 13

14 Elektrische Testverfahren Funktionstest Boundary-Scan-Test FED-Regionalgruppentreffen Berlin 14

15 DIE TESTVERFAHREN IM DETAIL FED-Regionalgruppentreffen Berlin 15

16 Sichtkontrolle FED-Regionalgruppentreffen Berlin 16

17 Sichtkontrolle: Vor- und Nachteile + Geringe Anfangsinvestition + Geringer Einarbeitungsaufwand + Alleiniges Mittel um IPC-konforme Lötstellenanalyse durchzuführen Hoher Fehlerschlupf (abhängig von Tagesform bei 20% bis 50%) Lange Prüfzeit, daher erfolgt meist nur Stichprobenprüfung Keine statistische Auswertung der Ergebnisse möglich FED-Regionalgruppentreffen Berlin 17

18 Sichtkontrolle: Design-for-Test keine FED-Regionalgruppentreffen Berlin 18

19 Automatische optische Inspektion (AOI) FED-Regionalgruppentreffen Berlin 19

20 AOI: Vor- und Nachteile + Hohe Testabdeckung + Exakte Defektlokalisierung + Geringe Prüfzeit, daher wird jede Baugruppe geprüft + Zur Prozessanalyse und -optimierung einsetzbar Pseudofehler tritt massenweise auf Verdeckte Lötstellen können nicht bewertet werden FED-Regionalgruppentreffen Berlin 20

21 AOI: Design-for-Test I Ziel von DfT ist vorwiegend die Minimierung der Pseudofehler und weniger die Testabdeckung Freiraum für Schrägblickkameras Lötstopplack muss guten Kontrast zu Bauformen bieten Positionsdruck zwischen IC-Pins kann als Kurzschluss bewertet werden FED-Regionalgruppentreffen Berlin 21

22 AOI: Design-for-Test II Zwei Passmaken je Leiterplatte setzen Passmarken so weit wie möglich voneinander entfernt setzen Koordinaten der Passmarken müssen in CAD Daten enthalten sein Bei Nutzenleiterplatten zusätzliche Passmarken auf den Teilschaltungen setzen Passmarken nicht verzinnen Empfohlene Verteilung der Passmarken+ und Inkmarken FED-Regionalgruppentreffen Berlin 22

23 Automatische Röntgeninspektion (AXI) FED-Regionalgruppentreffen Berlin 23

24 AXI: Vor- und Nachteile + Schichtdickenmessung + Verdeckte Lötstellen können bewertet werden + Exakte Defektlokalisierung + Geringe Prüfzeit, daher wird jede Baugruppe geprüft 1) + Zur Prozessanalyse und optimierung einsetzbar Hohe Pseudofehlerrate Kostenintensiv Hoher Einarbeitungsaufwand 1) stark abhängig vom verwendeten Röntgenprinzip FED-Regionalgruppentreffen Berlin 24

25 AXI: Design-for-Test Bei Passmarken ist zu berücksichtigen, dass Röntgen eine Durchstrahltechnik ist Schlüsselloch oder auch Teardrop-Pad bei BGA- Lötstellen verwenden FED-Regionalgruppentreffen Berlin 25

26 Funktionstest (FKT) Es gilt zu unterscheiden: Funktionstest in der Entwicklung Funktionstest in der Produktion FED-Regionalgruppentreffen Berlin 26

27 Funktionstest (FKT) FED-Regionalgruppentreffen Berlin 27

28 FKT: Vor- und Nachteile + Kann als einziges Testverfahren die Funktion des Prüflings nachweisen + Simulation des späteren Einsatzfalles; auch an den Spezifikationsgrenzen und darüber hinaus Es ist unklar, was überhaupt getestet wird Defektlokalisierung nicht möglich Teilweise sehr zeitintensiv Teilweise sehr kostenintensive Prüfadapter FED-Regionalgruppentreffen Berlin 28

29 FKT: Design-for-Test keine FED-Regionalgruppentreffen Berlin 29

30 In-Circuit-Test (ICT)...messen auf Kurzschluss IC1 Signal treiben R1...messen auf Widerstand Kernlogik R2 R3 R4 Testpunkt Der Prüfling ist dabei spannungslos FED-Regionalgruppentreffen Berlin 30

31 In-Circuit-Test (ICT) Signal treiben IC1 R1 Kernlogik R2 R3 R4 Der Prüfling wird mit Spannung versorgt FED-Regionalgruppentreffen Berlin 31

32 In-Circuit-Test (ICT) FED-Regionalgruppentreffen Berlin 32

33 ICT: Vor- und Nachteile + Hohe Testtiefe + Kurze Prüfzeit + Gute Defektlokalisierung Mechanische Adaption der Leiterbahnen notwendig (Testpunkte) Sehr aufwendiger und unflexibler Testadapter Nur eingeschränkt anwendbar bei komplexen Designs FED-Regionalgruppentreffen Berlin 33

34 ICT: Design-for-Test I Jedes Netz mit einem Testpunkt versehen! Testpunktgröße: Ø 1,2 mm für mehr Strom sind 2,0 mm empfohlen Abstand zwischen zwei Testpunkten: > 1,27 mm besser sind 2,54 mm Alle Testpunkte auf einer LP-Seite Testpunkte sind idealerweise mit Gold beschichtet In Ausnahmefällen sind auch Vias möglich; diese sollten dann aber mit Zinn gefüllt werden FED-Regionalgruppentreffen Berlin 34

35 ICT: Design-for-Test II Für bestimmte Testaufgaben sind zwei Testpunkte pro Netz notwendig Testpunkte möglichst gleichmäßig auf der Leiterplatte verteilen (ein Nadel = 2 bis 3 N) Führungsbohrungen möglichst weit auseinander und unsymmetrisch setzen Führungsbohrung Größe: Ø 3,0 mm Bei Vakuum Adaptern wird ein umlaufender Rand von 2 mm benötigt FED-Regionalgruppentreffen Berlin 35

36 Flying-Probe-Test (FPT) FED-Regionalgruppentreffen Berlin 36

37 FPT: Vor- und Nachteile + Hohe Testtiefe + Adapterlos + Gute Defektlokalisierung Mechanische Adaption der Leiterbahnen notwendig (Testpunkte) Lange Prüfzeit Digitale Tests nur sehr eingeschränkt möglich FED-Regionalgruppentreffen Berlin 37

38 FPT: Design-for-Test I Jedes Netz mit einem Testpunkt versehen! Testpunktgröße: Ø 0,4 mm bei Lötpads sind auch 0,2 mm möglich Abstand zwischen zwei Testpunkten ist abhängig vom verwendeten Nadeltyp Alle Testpunkte auf einer LP-Seite 1) Nur in Ausnahmefällen auf Leiterbahnen adaptieren Abstand Testpunkt zum Rand der Leiterplatte sollte 3 mm betragen 1) Gilt nicht für Systeme mit doppelseitigen Nadeln FED-Regionalgruppentreffen Berlin 38

39 FPT: Design-for-Test II Bei Kontaktierung des Bauteilanschluss kann damit nicht die Lötverbindung geprüft werden Möglichst kontrastreiche Passmarken verwenden FED-Regionalgruppentreffen Berlin 39

40 Boundary-Scan-Test (BST) Signal treiben...messen auf Verbindung und Kurzschluss IC1 IC Kernlogik Kernlogik TDI BST Logik TDO TDI BST Logik TDO TCK TMS TCK TMS FED-Regionalgruppentreffen Berlin 40

41 Boundary-Scan-Test (BST) Auch Speicherbausteine liefern externe Pegel und damit vollständige Testbarkeit. IC1 RAM Kernlogik Adressbus Datenbus Steuerleitg. Takt FLASH BST Logik FED-Regionalgruppentreffen Berlin 41

42 Boundary-Scan-Test (BST) FED-Regionalgruppentreffen Berlin 42

43 BST: Vor- und Nachteile + Gute Testtiefe + Kurze Prüfzeit + Gute Defektlokalisierung + Fast kein Adapter notwendig + Geringe Kosten Beschränkt auf digitalen Bereich FED-Regionalgruppentreffen Berlin 43

44 BST: Design-for-Test I Boundary Scan fähige Bausteine einsetzen Mit dem ersten Schaltplan einen Boundary-Scan- Test aufsetzen! Compliance Pattern beachten Testbus als single-ended BUS routen FED-Regionalgruppentreffen Berlin 44

45 BST: Design-for-Test II Scankette flexibel gestalten Für eine schnellere Flash-Programmierung das Write Enable Signal adapierbar machen Access = Success FED-Regionalgruppentreffen Berlin 45

46 WAS NOCH WICHTIG IST FED-Regionalgruppentreffen Berlin 46

47 Was Sie noch wissen sollten Das Design und die verwendeten Bausteine einer Baugruppe entscheiden über: Die sinnvolle Anwendbarkeit eines Testverfahrens Die Qualität der Gut-Schlecht-Sortierung Die späteren Testkosten Die Testkosten nehmen einen immer größeren Anteil an den Produktionskosten ein Nicht jede Elektronikfertigung verfügt über sämtliche Testverfahren FED-Regionalgruppentreffen Berlin 47

48 ZUSAMMENFASSUNG FED-Regionalgruppentreffen Berlin 48

49 Zusammenfassung Es ist immer ratsam optische und elektrische Testverfahren einzusetzen. Der Entwickler legt mit seiner Arbeit den Grundstein für einen erfolgreichen und wirtschaftlichen Test. Man testet nicht mal nebenbei FED-Regionalgruppentreffen Berlin 49

50 Weiterführende Literatur Test- und Prüfverfahren in der Elektronikfertigung Vom Arbeitsprinzip bis zu Design-for-Test-Regeln ISBN-Nr.: FED-Regionalgruppentreffen Berlin 50

51 Vielen Dank für Ihre Aufmerksamkeit!

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