Parallelrechner: Klassifikation. Parallelrechner: Motivation. Parallelrechner: Literatur. Parallelrechner: PC-Technologie SMP-Multiprozessorsysteme 69

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Leon Sternberg
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1 Parallelrechner: Motivation immer höhere Performance gefordert => schnellere Einzelprozessoren aber Takte oberhalb von 10 GHz unrealistisch => mehrere Prozessoren diverse Architekturkonzepte shared-memory vs. message-passing Overhead durch Kommunikation Programmierung ist ungelöstes Problem derzeit beliebtester Kompromiss: bus-basierte SMPs mit 2-16 Prozessoren Parallelrechner: Literatur Tanenbaum, Computerarchitektur (4. Auflage) Hennessy & Patterson, computer architecture Messmer, PC-Hardwarebuch Intel Pentium Manual Intel ITJ (ASCI red) diverse c t-artikel, insbesondere Benchmarks SISD Parallelrechner: Klassifikation Array- prozessor Vektorprozessor SIMD Bus Multi- Computer parallele Rechnerarchitektur UMA MISD Parallelrechner: Switch Multiprozessoren COMA CC-NUMA gemeinsamer Speicher Programmierung ist ungelöstes Problem NUMA Aufteilung der Programme auf CPUs/nodes? z.b. je ein Thread/Prozeß pro Anfrage Supercomputer derzeit nur für Numerik / Militär ansonsten "kleine" SMP-basierte Rechner MIMD NC-NUMA massiv parallele Rechner sind dann Verschwendung aber SMP-Lösungen mit Prozessoren attraktiv COW insbesondere bei komplexen Kommunikationsnetzwerken Parallelität typischer Programme (gcc, spice,...): kleiner 8 Datenbankanwendungen oft gut parallelisierbar Vektor/Feld-Rechner für Numerik, Simulation [Tanenbaum] Gitter MPP Hyperwürfel Nachrichtenaustausch PC-Technologie SMP-Multiprozessorsysteme 69

SMP: "Symmetric multiprocessing" mehrere Prozessoren teilen gemeinsamen Zugriff über Verbindungsnetzwerk oder Bus geringer Kommunikationsoverhead bus-basierte Systeme sind sehr kostengünstig aber

.. "symmetric multiprocessing": CPUs I/O CPU alle CPUs gleichrangig, Zugriff auf Speicher und I/O gleichzeitiger Zugriff auf eine Speicheradresse?

2 SMP: "Symmetric multiprocessing" mehrere Prozessoren teilen gemeinsamen Zugriff über Verbindungsnetzwerk oder Bus geringer Kommunikationsoverhead bus-basierte Systeme sind sehr kostengünstig aber schlecht skalierbar (Bus wird Flaschenhals) lokale Caches für gute Performance notwendig MESI-Protokoll und Snooping für Cache-Kohärenz CPU L1 CPU L1 Haupt- speicher CPU L1... SMP: Eigenschaften... "symmetric multiprocessing": CPUs I/O CPU alle CPUs gleichrangig, Zugriff auf Speicher und I/O gleichzeitiger Zugriff auf eine Speicheradresse? strikte / sequentielle / Prozessor- / schwache Konsistenz P1 P2 P3 P4 write 100 write 200 read read read read L1 W1 100 W2 200 R3 = 200 R3 = 200 W1 100 R3 = 100 W2 200 R3 = 200 W2 200 W1 100 R3 = 100 R4 = 100 R4 = 100 SMP: dual Pentium-Board (1998) 8x SIMM (!) PCI / ISA Slots 2x Pentium SMP: Pentium II (Compaq Profusion) 70 SMP PC-Technologie

3 SMP: Cache-Kohärenz aus Performancegründen: jeder Prozessor hat seinen eigenen Cache (L1, L2,...) aber gemeinsamer => Problem: "Cache-Kohärenz" Prozessor X greift auf Daten zu, die im Cache von Y liegen 1) Lesezugriff von X: Y muß seinen Wert liefern 2) Schreibzugriff von X: Y muß Wert von X übernehmen 3) was soll bei gleichzeitigem Zugriff passieren?! (vgl. Java synchronized Konzept) => MESI-Protokoll mit Snooping Caches enthalten Wert, Tag, und 2-bit MESI-Zustand SMP: MESI Konzept MESI := modified, exclusive, shared, invalid jede Cache-Speicherstelle wird um 2 Statusbits erweitert alle Prozessoren überwachen die Zugriffe anderer Prozessoren entsprechende Aktualisierung der Statusbits Zustand: Bedeutung (grob): invalid Wert ist ungültig (z.b. noch nie geladen) exclusive gültiger Wert, nur in diesem Cache vorhanden modified gültiger Wert, nur in diesem Cache vorhanden, gegenüber -Wert verändert shared gültiger Wert, in mehreren Caches vorhanden SMP: MESI Zustände MESI- Zustand M E S I Cache-Eintrag gültig? nein Wert im Speicher gültig? nein unbekannt Kopien in anderen Caches? nein nein möglich möglich Cache-Strategie: write-back, kein write-allocate Schreibzugriffe auf M führen nicht zu Bus-Transaktionen Werte in E stimmen mit werten überein Werte in S sind aktuell, Lesezugriff ohne Bus-Transaktion Schreibzugriff auf S: lokal S, fremde auf I, Wert abspeichern mit write-through Caches: Zustände S/I, kein M/E SMP: MESI Übergänge W5 W1 Snoop-Zyklen M-S M-I E-S usw. S2 R6 S7 W4 I M S1 S2 S3 R1 S1 R5 S6 W2 S4 R4 S3 S E Hit, Speicher schreiben Hit, Speicher schreiben W3 Hit, aber nicht modifiziert S5 R3 R2 Lesezugriffe: M-M Schreibzugriffe: M-M E-M S-E S-S I-I R1 W1 W2 W3 W4 W5 Zugriff betrifft Cache Cache Speicher Speicher Cache-Hit, CPU bekommt Daten E-E R2 Cache-Hit, CPU bekommt Daten S-S R3 Cache-Hit, CPU bekommt Daten I-E R4 Miss, Speicher liefert Daten I-S R5 Miss, externer Cache liefert Daten I-I R6 Miss, Adresse nicht cacheable Hit, CPU aktualisiert Cache Hit, CPU aktualisiert Cache Hit (write-back): Cache aktualisiert, Buszyklus markiert fremde Kopien als invalid Hit (write-through): Caches und Speicher aktualisiert Miss, Speicher schreiben, aber kein write-allocate PC-Technologie MESI 71

4 SMP: MESI Snooping Snooping := "schnüffeln" alle Prozessoren überwachen alle Bus-Transaktionen Zugriffe auf "modified"-werte werden erkannt: 1. fremde Bus-Transaktion unterbrechen 2. eigenen (=modified) Wert zurückschreiben 3. Status auf shared ändern 4. unterbrochene Bus-Transaktion neu starten erfordert spezielle Snoop-Logik im Prozessor garantiert Cache-Kohärenz aller Prozessoren optimale Performance Beispiel: siehe nächste Folie [PC-Hardwarebuch] SMP: MESI Snooping: Beispiel MESI-Status Wert A: CPU1 CPU2 E A lädt Wert A E I M A modifiziert A M I M A lädt A - - (aber Wert modified) M A SNOOP! - - (CPU2 read gestoppt) - - E A schreibt A E I (CPU2 read gestoppt) S A S A S S lädt A (CPU2 read restart, A shared) SMP: Pentium Pentium #1 boundary Scan TDI TDO PHIT,PHITM,PBREQ,PBGNT privater Bus (Snooping) TCK,Cache#,KEN#,... cntl D63..D0 data A31..A3,BE# addr APIC APIC-Bus I/O SMP: Pentium Pro Pentium Pro Pentium Pro reset Bus A/D/C Snoop I/O Pentium #2 TDI TDO PHIT,PHITM,PBREQ,PBGNT TCK,Cache#,KEN#,... D63..D0 A31..A3,BE# APIC APIC-Bus Pentium Pro Pentium Pro BREQ0 BREQ3 72 MESI PC-Technologie

5 SMP: MESI Pentium D-Cache Tags: 20-bit Tag-Adresse I-Cache Tags: 2 MESI Bits 1 LRU Bit 1 SI Bit 1 LRU Bit MESI LRU DW QW 32 Byte Line 20-bit Tag-Adresse SI LRU Code Code Code Code Code Code Code Code 32-Byte Cache-Lines Daten-Cache Werte: D-Cache untersützt MESI, I-Cache nur SI externe Signale zeigen MESI-Übergänge an SMP: Interrupts spezielle Interrupt-Behandlung in SMP-Rechner notwendig: welcher Prozessor soll einen Interrupt bearbeiten? statisch, z.b. immer der erste Prozessor der am wenigsten ausgelastete round-robin, oder ähnliche Strategien Interrupt-Maskierung externe Folie Daten Daten Daten Daten Daten Daten Daten Daten [PC-Hardwarebuch] SMP: Pentium APIC Pentium #1 APIC-Bus LINT 0 / 1 LINT 0 / 1 APIC APIC externe INTs SMP: Pentium APIC Pentium #2 I/O APIC - APIC ist Intel Patent (82489DX) - AMD&Co: OpenPIC 8259A (keine Boards verfügbar) PC-Technologie MESI 73

x86: locked atomic operations notwendig für

Registers Register (Pentium+) zur Einstellung des

6 x86: locked atomic operations notwendig für Multiprozessorsysteme SMP: x86 Memory Type Range Registers Register (Pentium+) zur Einstellung des Cache-Verhaltens Vorsicht mit aggressiven Optimierungen... SMP: Windows NT Benchmarks fast kein Gewinn für die BAPCo 3D-Studio Max doppelte Perf. Verwaltungsoverhead ~ 10% SMP: Quake3, Linux make Nutzen nur für geeignete Apps. evtl. seltsame Effekte (Quake) beträchtlicher OS-Overhead (in Win2K, Linux 2.4 besser) gut für Server-Aufgaben siehe Compaq "Piranha" 74 MESI PC-Technologie

ASCI: Motivation "Accelerated Strategic Computing Initiative", DOE seit ~1996 Überalterung der Kernwaffenbestände

.. und außerdem die "grand challenge" Anwendungen (QM, Wettervorhersage, finite-elements,.

2002 "option red" Intel, Sandia NL 9400 Prozessoren (PentiumPro/200), PC-Standardkomponenten "pacific blue" IBM, LLNL

7 ASCI: Motivation "Accelerated Strategic Computing Initiative", DOE seit ~1996 Überalterung der Kernwaffenbestände Simulation notwendig wegen Teststopp-Verträgen... und außerdem die "grand challenge" Anwendungen (QM, Wettervorhersage, finite-elements,...) => Realisierung mehrerer Prototypen-Rechner für 1 TFlop => Bau eines 100 TFlops Rechners bis ca "option red" Intel, Sandia NL 9400 Prozessoren (PentiumPro/200), PC-Standardkomponenten "pacific blue" IBM, LLNL "mountain blue" SGI, Los Alamos NL [ ASCI: Roadmap ASCI red: (Intel 1997) IO Disks "compute nodes" IO Disks 9216 P6-CPUs 594 GB RAM 1 TB Disk 1.0GB/s I/O 1.8 TFLOPS ASCI red: Photo PC-Technologie Exkurs: ASCI-Red 75

ASCI red: Architektur Topologie: Netz mit

8 ASCI red: Architektur Topologie: Netz mit 38 * 32 * 2 compute nodes ASCI red: "compute node" "Kestrel"-Board: 2 Nodes mit je 2 PentiumPro/200, i82453 Chipsatz, 128 MB / node ASCI red: I/O-Node ASCI red: "interconnection node" 76 Exkurs: ASCI-Red PC-Technologie

9 ASCI red: Performance 200 MHZ PentiumPro: 200 MFLOPs peak 9200x: 1.8 TFLOPs peak Weltrekord am : 1 TFLOP erreicht handoptimierter Assemblercode handoptimierter Algorithmus (LRU blocked, pivoting) Maschine 80% vollständig => ca. 140 MFLOPs/node 75% der Maximalleistung erreicht (!) Speicherlimitierte Programme < 20 MFLOPs / node Compilierte Programme MFLOPs / node 640 Disks, 1540 Netzteile, 616 ICF-Backplanes... MTBF > 50 hours (bzw. 97% nodes aktiv für > 4 Wochen) [Intel ITJ Q1/98] Leerseite PC-Technologie PC-Technologie Exkurs: ASCI-Red 77 Leerseite Leerseite PC-Technologie PC-Technologie

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