CRC (Configurable Reconfigurable Core)

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1 CRC (Configurable Reconfigurable Core) Bewertungs und für prozessorartig rekonfigurierbare Architekturen Dipl. Inform. Dipl. Inform. Thomas Schweizer Dr. Tommy Kuhn Prof. Dr. Wolfgang Rosenstiel Universität WilhelmSchickardInstitut DFGSPP 1148 Anschlusskolloquium 2005

2 Gliederung 2

3 Problemstellung Die Vorteile der Rekonfigurierbarkeit sind nur dann nutzbar, wenn sich Anwendungen effizient abbilden lassen. Architektur Möglichst Möglichst optimale optimale Ausnutzung Ausnutzung der der zur zur Verfügung Verfügung stehenden stehenden Ressourcen Ressourcen Anwendungen einer bestimmten Anwendungsklasse Unterschiedliche Unterschiedliche Anwendungen Anwendungen erfordern erfordern unterschiedliche unterschiedliche Architekturen Architekturen Compiler Automatisierte Automatisierte Abbildung Abbildung von von Anwendungen Anwendungen Entwurf Entwurf auf auf hohen hohen Abstraktionsebenen 3

4 Prozessorartig rekonfigurierbare Hardware Spezialisierung der Prozessor Architektur Festverdrahtet Anwendungsspezifischer µp Standard µp Problemspezifischer µp Anwenderspezifischer µp Zeitliche Abbildung Prozessorartig rekonfigurierbare HW Ausführungszeit Energieverbrauch Flexibilität Markteinführung Konfiguration nach Herstellung Rekonfigurierbare HW Einmalig konfigurierbare HW Räumliche Abbildung 4

5 Prozessorartig rekonfigurierbare Hardware Spezialisierung der Prozessor Architektur Konfiguration nach Herstellung Problemspezifischer µp Rekonfigurierbare HW Problemspezifische, Anwenderspezifischer µp räumliche Abbildung Verschiedenste Probleme Ausführungszeit nach der Herstellung Einmalig lösbar Energieverbrauch Zeit konfigurierbare Anwendungsspezifischer µp für Rekonfigurieren Takt HW Schritthalten der Rekonfiguration mit der Ausführung Flexibilität Standard Häufiges Rekonfigurieren Markteinführung ist Teil der normalen Ausführung Festverdrahtet µp Zeitliche Abbildung Prozessorartig rekonfigurierbare HW Räumliche Abbildung 5

6 Prozessorartig rekonfigurierbare Hardware Spezialisierung der Prozessor Architektur Konfiguration nach Herstellung Problemspezifischer µp Rekonfigurierbare HW Problemspezifische, NEC: Dynamically Reconfigurable Anwenderspezifischer µp räumliche Abbildung Processor Architecture (DRP) Verschiedenste PACT: extreme Probleme Processor Ausführungszeit Platform nach der (XPP) Herstellung Einmalig lösbar Energieverbrauch Zeit konfigurierbare Anwendungsspezifischer µp IPFlex: für Rekonfigurieren DAP/DNA Architecture Takt HW Morpho Schritthalten Technologies der Rekonfiguration mit der Ausführung : Flexibilität reconfigurable DSP (rdsp) Standard Häufiges Rekonfigurieren Markteinführung ist Teil der normalen Ausführung Festverdrahtet Intel: Reconfigurable Communications Architecture (RCA) µp Zeitliche Abbildung Prozessorartig rekonfigurierbare HW Räumliche Abbildung 6

7 Iterativer Prozeß, der die drei Aspekte Architektur, Compiler und Anwendungen berücksichtigt CRCModell Architektur Vorgehensmodell Anwendungen einer bestimmten Anwendungsklasse Eingabesprache: C Techniken aus HardwareSynthese Compiler Anwendungsklassenspezifische Architektur und Compiler 7

8 CRC Wähle eine Anwendung aus einer definierten Anwendungsklasse Wähle eine Architekturvariante Wähle eine CompilerVariante Bewerte Ergebnis Anwendungsklassenspezifische Architektur und Compiler 8

9 Beispiel Ray Casting (gemeinsam mit RAVCProjekt, Prof. Straßer) Wähle eine Anwendung aus einer definierten Anwendungsklasse Anwendungsklasse Ray Casting Wähle eine Architekturvariante Wähle eine CompilerVariante maximaler Durchsatz geringe Fläche verschiedene Variationen des NearestNeighbor Verbindungsnetzwerk Pipelining MultiKontext Bewerte Ergebnis Anwendungsklassenspezifische Architektur und Compiler 9

10 Architektur mit maximalem Durchsatz Ray Casting Pipeline Ray Setup Voxel Fetch Resampling Classification and Shading Compositing 1 Kontext 2 Implementierungsalternativen in 2 verschiedenen Kontexten: Nearest Neighbor Interpolation Trilineare Interpolation Unterteilung in SuperpipelineStufen für maximalen Durchsatz: 15 x 4 PEs 10

11 Architektur mit geringer Fläche Ray Casting Pipeline Ray Setup Voxel Fetch Resampling Classification and Shading Compositing Aufteilung in mehrere Kontexte für geringen Flächenbedarf: 2 x 4 PEs Nearest Neighbor Interpolation: 7 Kontexte Voxel Fetch: 7 Kontexte Trilineare Interpolation: 15 Kontexte 11

12 Ergebnisse Vergleich von Voxel Fetch und Resampling auf: CRCModell (130 nm StandardzellenTechnologie) VirtexIIFPGA (150 nm Technologie, 120 nm Transistoren) Maximale Taktfrequenz Samples pro Sekunde Verlustleistung Energieverbrauch pro Sample Fläche CRC 163,4 MHz 163,4 Mio. 372 mw 2277 pj 60 PEs (max. Durchsatz) CRC 162,1 MHz 10,8 Mio. 74,7 mw 6913 pj (5,85 mm2) 8 PEs (geringe Fläche) (1,29 mm2) VirtexII MHz 140,0 Mio. 983 mw 7014 pj 341 Slices (max. Durchsatz) 9 18x18 Mult. 12

13 der 1. Projektphase Grundlegende Konzepte und Werkzeuge der Entwurfs und Bewertungsumgebung für prozessorartig rekonfigurierbare Architekturen Anwendungen einer bestimmten Anwendungsklasse Architektur Compiler CRCModell veränderbar synthetisierbar HighLevel Compiler retargierbar Eingabesprache: C Anwendungsklassenspezifische Architektur und Compiler 13

14 der 1. Projektphase Grundlegende Konzepte und Werkzeuge der Entwurfs und Bewertungsumgebung für prozessorartig rekonfigurierbare Architekturen Anwendungen einer bestimmten Anwendungsklasse Architektur Compiler Bewertung Bewertung erster erster Prototypen Prototypen (Architektur, (Architektur, Compiler, Compiler, Anwendung) Anwendung) zeigt zeigt Vorteile Vorteile gegenüber gegenüber FPGAs, FPGAs, insbesondere insbesondere im im Bereich Bereich Verlustleistung/Energieverbrauch Anwendungsklassenspezifische Architektur und Compiler 14

15 Hauptziel der 2. Projektphase Weitergehende Architektur und Compileroptimierungen Spannungsmanagement Verbindungsnetzwerk etc. Architektur Anwendungen einer bestimmten Anwendungsklasse Anwendungseigenschaften Weitgehende Automatisierung Herstellungskosten Ausführungszeit Verlustleistung / / Energieverbrauch Compiler Power Aware Anwendungsabbildung Kombiniertes SchedulingBinding etc. Anwendungsklassenspezifische Architektur und Compiler 15

16 Optimierung durch Spannungsanpassung Spannung (V) 2 P sw = CV E sw = CV t d ( V V ) 2 dd 2 V f dd T Reduzierung der Verlustleistung und der Energie, auf Kosten der Performanz Ausführungszeit (t) 16

17 Optimierung durch Spannungsanpassung Dynamic Voltage Scaling (DVS) Adaptive Voltage Scaling (AVS) slack time Task Instruktionen räumlichzeitliche Spannungsanpassung Gatter Multiple Voltage Islands Clustered Voltage scaling zeitliche Spannungsanpassung räumliche Spannungsanpassung 17

18 Spannungsanpassung auf Instruktionsebene a b c d e f + + (a x b) (c + d) + (e x f) 18

19 Spannungsanpassung auf Instruktionsebene + V1 kritischer Pfad + 19

20 Spannungsanpassung auf Instruktionsebene + V1 > V2 kritischer Pfad + Reduzierung Reduzierung von von Verlustleistung Verlustleistung // Energieverbrauch Energieverbrauch ohne ohne Performanzverlust Performanzverlust 20

21 Erste Untersuchungen Virtual Silicon VIP Power Saver Standard Cells, 130 nm 1,2 V 1,0 V mult_csmult mult_nbw sub add 0,8 V Verzögerung [ns] 21

22 Datenflussgraph Beispiel: Trilineare Interpolation + 22

23 Erste Ergebnisse: Energieverbrauch Nicht Optimiert Optimiert 0,25 0,2 16 % 18 % 0,4 % Energie [nj] 0,15 0,1 0, unbeschränkt Anzahl der FUs 23

24 Erste Ergebnisse: EnergyDelayProduct Nicht Optimiert Optimiert 12 EDP [fjs] % 18 % 0,4 % unbeschränkt Anzahl der FUs 24

25 Räumliche Spannungsanpassung Spannungsinseln mit festen Spannungen PE1 PE2 1,2 V 1,0 V 25

26 Räumliche Spannungsanpassung Timing Constraint: 4 ns PE1 1,2 V PE2 1,0 V Zeitschritt 1 3,98 ns Zeitschritt 2 Zeitschritt 3 2,56 ns 3,41 ns 26

27 Zeitliche Spannungsanpassung Gemeinsame zeitliche Spannungsanpassung PE1 PE2 27

28 Zeitliche Spannungsanpassung PE1 PE2 Zeitschritt 1 3,98 ns 1,2 V Zeitschritt 2 3,41 ns 1,0 V 28

29 Zeitliche Spannungsanpassung PE1 PE2 Zeitschritt 1 3,98 ns 1,2 V Zeitschritt 2 3,41 ns 1,0 V 29

30 Räumlichzeitliche Spannungsanpassung Vorteile des des Verfahrens: Reduzierung Reduzierung von von Verlustleistung Verlustleistung // Energieverbrauch Energieverbrauch ohne ohne Performanzverlust Performanzverlust Geringer Geringer HardwareOverhead, da da zur zur CompileZeit CompileZeit stattfinden. stattfinden. Höhere Höhere Flexibilität Flexibilität als als rein rein räumliche räumliche oder oder rein rein zeitliche zeitliche Spannungsanpassung Zeitschritt 1 3,98 ns Zeitschritt 2 3,98 ns 3,41 ns 30

31 Maßnahmen zur Umsetzung Erweiterung des CRCModells um räumlichzeitliche Spannungsanpassung Entwicklung von verlustleistungs / energieminimierenden Verfahren im Compiler Ausweitung des Verfahrens auf weitere Komponenten (Verbindungsnetzwerk, Konfigurationsspeicher, Registersatz) Abschalten von PEs zur Reduzierung der Leckströme 31

32 Arbeitsprogramm und Meilensteine A: Architekturoptimierung B: Anwendungsabbildung Formalisierung des Informationsaustausch Formalisierung des Informationsaustausch I Bestimmung von Metriken Implementierung einer Datenbank II Dokumentation III Kostenfunktionen für Verlustleistung Untersuchung von Anwendungseigenschaften IV V Architekturbewertung Architekturoptimierungen Dokumentation Dokumentation Implementierung neuer Techniken für die Anwendungsabbildung SystemonChip Umgebung VI VII VIII 32

33 Prof. Teich (Universität ErlangenNürnberg): Abbildung datenflussdominanter regelmäßiger Algorithmen auf das CRC Modell. Prof. Merker ( Universität Dresden): Abbildung affin indizierter Algorithmen auf das CRCModell. Prof. Becker (Universität Karlsruhe) : Einbeziehung der HoneyCombArchitektur in die Architekturbewertung und Anwendung des CRCCompilers. Prof. Fekete ( Universität Braunschweig): Kombiniertes Scheduling und Binding im CRCCompiler. Prof. Koch ( Universität Darmstadt): Speichersystem MARC. Prof. Straßer (Universität ): Anwendungen im Bereich graphische Datenverarbeitung. 33

34 MiniWorkshop Compiler und Applikationen 4./5. Oktober 2004 am HeinrichFabriInstitut der Universität Initiierung / Vertiefung der der Teilnehmer: Andreas Koch, Nico Kasprzyk (EIS, TU Braunschweig) Jan van der Veen (Prof. Fekete, TU Braunschweig) Frank Hannig (Prof. Teich, Uni ErlangenNürnberg) Markus Rullmann (Prof. Merker, TU Dresden) Michael Ullmann, Alex Thomas, Philipp Graf (Prof. Becker, Uni Karlsruhe), Thomas Schweizer, Julio Oliveira Filho (Prof. Rosenstiel, Uni ) Urs Kanus (Prof. Straßer, Uni ) Einrichtung eines gemeinsamen BenchmarkRepositories für rekonfigurierbare Systeme ( RecoLib ), verwaltet vom Arbeitsbereich Prof. Fekete, TU Braunschweig 34

35 Veröffentlichungen A New Design Approach for ProcessorLike Reconfigurable Hardware. Euro DesignCon 2004, München. A Design Environment for ProcessorLike Reconfigurable Hardware. IEEE International Conference on Parallel Computing in Electrical Engineering (PARELEC) 2004, Dresden. Cost Functions for the Design of Dynamically Reconfigurable Processor Architectures. Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI) 2004, Kanazawa, Japan. ObjectOriented Modeling and Synthesis of SystemC Specifications. Asia South Pacific Design Automation Conference (ASPDAC) 2004, Yokohama, Japan. ObjectOriented Hardware Synthesis with SystemC. Forum on specification & Design Languages (FDL) 2004, Lille, Frankreich. Evaluation of Temporalspatial Voltage Scaling for ProcessorLike Reconfigurable Architectures. Euro DesignCon 2005 (eingereicht) Application Oriented Compilation for Coarse Grain Reconfigurable Hardware. Euro DesignCon 2005, München. (eingereicht) Compiler and Architecture Optimizations for Dynamically Reconfigurable Coarsegrained Architectures. SBCCI 2005 (eingereicht) Evaluation of Ray Casting on ProcessorLike Reconfigurable Architectures. FPL 2005 (eingereicht) 35

36 1. Projektphase: Grundlegende Konzepte und Werkzeuge der Entwurfs und Bewertungsumgebung für prozessorartig rekonfigurierbare Architekturen Vorteile gegenüber FPGAs 2. Projektphase: Weitergehende Architektur und Compileroptimierungen Optimierung von Verlustleistung/Energieverbrauch als weiteres maßgebliches Kriterium zur gemeinsamen Entwicklung von Architektur und Compiler Räumlichzeitliche Spannungsanpassung bietet in Kombination mit prozessorartig rekonfigurierbaren Architekturen großes Optimierungspotential hinsichtlich der Verlustleistung, des Energieverbrauchs und des EDP. Keine Performanzverluste Geringer HardwareOverhead, da zur Compile Zeit stattfinden 36

37 CRC (Configurable Reconfigurable Core) Bewertungs und für prozessorartig rekonfigurierbare Architekturen Kontakt: Dipl. Inform. Dipl. Inform. Thomas Schweizer Dr. Tommy Kuhn Prof. Dr. Wolfgang Rosenstiel Universität WilhelmSchickardInstitut DFGSPP 1148 Anschlusskolloquium 2005