Physik in der Praxis: Elektronik

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1 MATHEMATISCH-NATURWISSENSCHAFTLICHE FAKULTÄT I INSTITUT FÜR PHYSIK Physik in der Praxis: Elektronik Bonus-Versuch: Feldeffekt-Transistoren und Einführung in die CMOS-Logik Abgabe am Übungsgruppe 9 (Dienstagnachmittag) Übungsleiter Dipl.-Ing. Rainer Schurbert Bearbeiter Lucas Hackl Benjamin Maier

2 Inhaltsverzeichnis 1 CMOS-NAND-Gatter Schaltung Wahrheitstabelle Das NAND-Gatter als Invertierer Überlegungen Messung Simulation OR-Gatter aus NAND-Gattern Schaltung Wahrheitstabelle Durchbruch-Schutz Fazit 6 Verwendete Geräte Funktionsgenerator: FG1617 Oszilloskop: HM203-7 (hameg) Transistor Tester: ELV TT7001 Multimeter: Voltcraft 4090 Voltcraft GS 6510 Abstract Feldeffekt-Transistoren finden wichtige Anwendung in Realisierungen von logischen Schaltungen. Dabei ist gerade die CMOS-Logik ein effizientes Werkzeug, um ohne hohe Leistungsverluste logische Operationen durchführen zu können. Breite Anwendung findet diese z.b. bei der Konstruktion von Prozessoren. In diesem Versuch konzentrieren wir uns u.a. auf die Realisierung eines NAND-Gatters, aus welchem sich jegliche Operationen Boole scher Logik konstruieren lassen. Bonus-Versuch: Abgabe am

3 1 CMOS-NAND-Gatter 1.1 Schaltung Abbildung 1: Möglicher Aufbau eines NAND-Gatters durch die Schalter kann für die Eingänge zwischen Potential der Masse und Potential der Betriebsspannung gewählt werden Für die Realisierung eines CMOS-NAND-Gatters werden vier MOSFET benötigt, zwei des Typs p und zwei des Typs n. Liegt an einem der beiden MOSFET vom Typ p am Eingang Masse an (oder an beiden), so wird der Ausgang auf die Betriebsspannung V DD geschaltet, während einer der MOSFET des Typs n den Kurzschluss zur Masse sperrt (oder beide). Liegt an beiden Eingängen die Spannung V DD an, so sperren beide MOSFET des Typs p, während beide MOSFET des Typs n leiten, weswegen am Ausgang das Potential der Masse anliegt. Aufgrund der komplementären Beschaltung nennt sich diese Logik CMOS ( Complementary MOS ). 1.2 Wahrheitstabelle Wie erwartet ergibt sich als Wahrheitstabelle der Schaltung die Wahrheitstabelle einer logischen NAND-Verknüpfung, wenn man V DD als wahr und die Masse als falsch interpretiert. Eingang A Eingang B Ausgang Masse Masse V DD Masse V DD V DD V DD Masse V DD V DD V DD Masse 2 Das NAND-Gatter als Invertierer 2.1 Überlegungen Wenn eine wahre Aussage 1 ist, dann gilt für jegliche Aussage A A = A 1 A = (A 1) = A NAND 1. Um einen Invertierer (bzw. Negierer) zu realisieren, kann das Signal also an einem NAND-Gatter mit der Betriebsspannung V DD verglichen werden (wir identifizieren die Betriebsspannung hier als 1, oder auch wahr ). Bonus-Versuch: Abgabe am

4 2.2 Messung Für die tatsächliche Messung verwenden wir ein NAND-Gatter des Chips CD4011 und setzen die Betriebsspannung auf V DD = 5V. Da nur zwei Eingänge verwendet werden müssen, werden alle anderen auf das Potential der Masse gesetzt, um möglichen Schwankungen sowie Störungen duch unbeachtete Potentiale in der Schaltung vorzubeugen. Wie im vorherigen Abschnitt begründet setzen wir einen der Eingänge auf die Betriebsspannung V DD. Die in Abb.2 dargestellte Messung zeigt das erwartete Verhalten. Ist die Eingangsspannung näher der Betriebsspannung, so wird das Signal umgekehrt und am Ausgang lässt sich das Potential der Masse ablesen. Liegt die Eingangsspannung im umgekehrten Fall näher dem Potential der Masse, erhält man am Ausgang die Betriebsspannung. 6 5 Spannung [V] Eingang Ausgang Zeit [s] Abbildung 2: Ausgang des NAND-Gatters in Abhängigkeit verschiedener Eingangsspannungen 2.3 Simulation Im nächsten Schritt führen wir eine Simulation durch, um die Übertragungfunktion noch präziser in den Zwischenbereichen zu finden. Hierzu legen wir eine Dreiecksspannung an, die den gesamten von uns betrachteten Bereich umfasst. Dabei zeichnen wir zunächst Eingangs- und Ausgangsspannung in Abhängigkeit von der Zeit: Schon hier zeigt sich ein Zwischenbereich, sodass je nach Eingangsspannung drei unterschiedliche Ausgangs- Abbildung 3: Eingangs- und Ausgangsspannung gegenüber Zeit spannungen entstehen folglich teilt unser CMOS-Chip den Spannungsbereich in drei Bereiche ein, welche Bonus-Versuch: Abgabe am

5 zu drei verschiedenen Ausgangsspannungen führen. Wenn wir die kleinste und die größte Spannung als 0 und 1 interpretieren, bleibt noch die mittlere Spannung, die bei einer binären Digitaltechnik nicht verwendet wird: Spannungen in diesem mittleren Bereich sind verboten, da Ihnen bei mathematischen Operationen keine Bedeutung zukommt. Dennoch ist dieser mittlere verbotene Bereich wichtig, um klar zwischen den beiden Zuständen 0 und 1 unterscheiden zu können. Schließlich haben wir noch unsere beiden zeitabhängigen Spannungsfunktionen gegeneinander aufgetragen, sodass die tatsächliche Übertragungsfunktion U Ausgang (U Eingang ) als Kennlinie erkennbar wird: Der mittlere Abbildung 4: Eingangs-Ausgangs-Kennlinie (Übertragungsfunktion) verbotene Bereich ist nun gegenüber den beiden einzelnen Bereichen, denen in der binären Digitaltechnik die Bedeutung 0 und 1 zukommt, deutlich sichtbar. Zugleich wird auch der Vorteil der Digitaltechnik verständlich: Während in der Analogtechnik zusätzliches Rauschen zu einer Verschlechterung des Signals führt, ändert ein leichtes Rauschen am Eingangssignal oder eine Signalverzerrung durch lange Übertragungsstrecken solange das gestörte Signal noch immer nur in einem der beiden äußeren Bereiche ( 0 oder 1 ) liegt das Ausgangssignal nicht. Im Folgenden haben wir noch eine allgemeine Skizze von Übertragungsfunktion und Bereichen eingefügt 1 : Abbildung 5: Übertragungskennlinie (a) und Störspannungsabstand (b) eines CMOS-Inverters 1 aus: Hochschule Niederrhein, Fachbereich Elektrotechnik und Informatik, Labor für Digitaltechnik Versuch CMOS-Technik Bonus-Versuch: Abgabe am

6 3 OR-Gatter aus NAND-Gattern 3.1 Schaltung Folgt man der Logik des NAND-Gatters, so kann durch folgende Argumentation ein OR-Gatter aus NAND- Gattern erstellt werden. (A B) = A B A B = A NAND B Es werden also drei NAND-Gatter benötigt, von denen zwei wie in Abschnitt 2.1 zu Invertierern geschaltet werden, wobei deren Ausgänge die Eingänge des dritten Gatters speisen. Dargestellt ist ein möglicher Aufbau in Abb.6. Abbildung 6: Schaltbild eines OR-Gatters 3.2 Wahrheitstabelle Wie erwartet ergibt sich die Wahrheitstabelle einer logischen OR-Verknüpfung. Eingang A Eingang B Ausgang Masse Masse Masse Masse V DD V DD V DD Masse V DD V DD V DD V DD 3.3 Durchbruch-Schutz Als ein Nachteil des NAND-Gitters fällt jedoch auf, dass durch den hohen Isolationswiderstand des Gatters die Gefahr eines Spannungsdurchschlages besteht: Liegen zum Beispiel einzelne Anschlüsse frei, die nicht auf einem definierten Potential liegen, so kann durch Berührung mit elektrostatisch geladenen Körpern (beispielsweise bei Berührung) ein Durchschlag passieren, der die beteiligten Transistoren zerstört. Um dies zu verhindern, schließt man alle nicht-verwendeten Anschlüsse des NAND-Gatters kurz auf Masse, sodass sie ein klar definiertes Bezugpotential besitzen. 4 Fazit Im Experiment konnte die grundlegende Funktionsweise eines NAND-Gatters überprüft werden, wobei sich die korrekten logischen Verknüpfungen ergaben. Aufbauend auf die Logik bei der Verwendung von NAND-Gattern lassen sich komplexere Systeme konstruieren: Die Wichtigkeit des NAND-Gatters folgt vor allem daraus, dass sich aus ihm als eine Art Elementarschaltung alle logischen Verknüpfungen und damit auch komplexere Schaltungen (wie Addierer, Multiplexer etc.) zusammenstellen lassen. Bonus-Versuch: Abgabe am

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