Mikrocomputertechnik. 5. Systembus R/W. Ein Mikroprozessor kommuniziert über den Systembus mit Speicher und I/O. Der Ablauf erfolgt in zwei Schritten:

Transkript

1 5. Systembus Ein Mikroprozessor kommuniziert über den Systembus mit Speicher und I/O Der Ablauf erfolgt in zwei Schritten: o o Anlegen von Adressen und Schreib/LeseRichtung Schreiben bzw. Lesen der Daten AB R/W DB Benötigt wird daher ein Zeitraster, d.h. ein Takt. 5 1

2 Zeitverhalten Festes Zeitraster : Synchroner Systembus Problem: Beim Anschluß unterschiedlich schneller Bausteine bestimmt der langsamste den Takt des Busses Variables Zeitraster : Asynchroner Systembus Zusätzliche Steuersignale bestimmen das Zeitverhalten Address Strobe : /AS (Prozessor) Data Strobe : /DS (Prozessor) Data Transfer Acknowledge : /DTACK (Speicher) 5 2

3 AB /AS R/W /DS DB /DTACK variabel 5 3

4 Buszyklen beim

5 Anschluß von Speicherbausteinen an einen Mikroprozessor Mikroprozessor: Adressbus A0 A23 Datenbus Asynchroner Systembus 1. Beispiel: 1 Speicherbaustein 16M x 8 CPU Speicher /DTACK Verz /AS A0A23 5 5

6 Alle Adressleitungen des Prozessors sind angeschlossen, der Adressraum des Prozessors ist komplett belegt. $FFFFFF $FFFFFE $FFFFFD Adressraum (24 Leitungen) Der Adressraum des Prozessors ist vollständig belegt $ $ $

7 2. Beispiel: 1 Speicherbaustein 4M x 8 Adressraum CPU Speicher $C00000 /DTACK Verz $ $ /AS A23 A22 $ A0A21 Nur ¼ Adressraum des Prozessors wird verwendet DB Der Speicherbaustein erscheint 4 mal im Adressraum, er wird gespiegelt => unvollständige Adressdekodierung 5 7

8 3. Beispiel: 1 Speicherbaustein 4M x 8 Adressraum CPU Speicher $C00000 /DTACK Verz $ $ /AS A23 A22 CS Logik $ A0A21 Der Speicherbaustein erscheint nur einmal im Adressraum, wenn nur bei der Kombination A22 = 0 und A23= 0 den Wert 0 hat. = /AS + A23 + A22 5 8

9 Weitere Kombinationen $C00000 $ $ Speicherbaustein liegt ab der Adresse $ im Adressraum $ = % = /AS + A23 +!A22 $ $C00000 Speicherbaustein liegt ab der Adresse $80000 im Adressraum $ $ = % $ = /AS +!A23 + A22 $

10 $C00000 $ Speicherbaustein liegt ab der Adresse $C00000 im Adressraum $C00000 = % $ = /AS +!A23 +!A22 $ Regel: Zur vollständigen Dekodierung einer Bausteinadresse werden alle niederwertigen Adressleitungen zum Baustein geführt, alle restlichen höherwertigen Adressleitungen werden in der ChipSelectLogik zur Ermittlung des ChipSelectSignals verwendet. 5 10

11 Bussystem des M Bit Datenbus DB0 DB15 asynchrones Busprotokoll /AS = Addressstrobe /DTACK = Data Transfer Acknowledge 24 Bit AdressBus Adressraum 16 Mbyte variable Busbreite d.h. es sind Wortzugriffe mit 16BitDatenwort und Bytezugriffe mit 8Bit Datenwort möglich (move.b und move.w ). Die Adresse des bezieht sich auf Byte. D.h. beim wortweisen Zugriff werden zwei Bytes gleichzeitig gelesen. Zum Zugriff auf das nächste Wort muss daher die Adresse um 2 erhöht werden. Realisierung: Statt der Adressleitung A0 verwendet der M68000 zwei DatastrobeLeitungen /UDS = Upper Data Strobe /LDS = Lower Data Strobe 5 11

12 SA22 8Mx8 SA22 8Mx A23 A1 /UDS D15 D8 /LDS Adressleitung A1 A23 werden mit den Adressleitungen der beiden Speichermodule SA22 verbunden. Mit /UDS wird der Speicherblock bei geraden ByteAdressen aktiviert, mit /LDS der Speicherblock für ungerade Byte Adressen. /UDS und /LDS sind gleichzeitig aktiv bei Wortzugriffen. 5 12

13 Beispiele: Zugriff auf 16Bit Wort MOVE.W #$AABB, $1000 ; /UDS = 0 und /LDS = 0 $AABB wird an die Adressen $1000 und $1001 kopiert $1000 $AA $1001 $BB Zugriff auf gerade Byteadresse MOVE.B #$CC, $1010 ; /UDS = 0 und /LDS = 1 $CC wird an die Adresse $1010 kopiert $1010 $CC $

14 Zugriff auf ungerade Byteadresse MOVE.B #$DD, $1011 ; /UDS = 1 und /LDS = 0 $DD wird an die Adresse $1011 kopiert $1010 $1011 $DD 5 14

15 Übungsaufgabe: Anschluß von Speicher an den An einen Prozessor wird ein 256 KByte SRAMSpeicher angeschlossen, verwendet werden 128KByte Speicherbausteine. Der SRAMBereich beginnt bei Adresse $F Wieviele Speicherbausteine sind nötig? Skizze: A23 A CS Logik /LDS /UDS D15 D8 /AS Kx8 SA? 128Kx8 SA?? Die logischen Gleichungen der Chipselectsignale lauten: 5 15

16 Statt 128Kx8 werden nun 64Kx8 verwendet. Wie sieht nun die Anschlußskizze aus und wie lauten die Gleichungen Benötigt werden nun 4 Bausteine 64Kx8 64Kx8 SA 4 SA Decoder SRAM A23 A /LDS /UD S /AS D15 D Kx8 SA D8 3 64Kx8 SA Die logischen Gleichungen der Chipselectsignale lauten: 5 16

17 Statt 128Kx8 werden nun 128Kx4 verwendet. A23 A CS Logik /LDS /UD S /AS D15 D Kx4 SA? D3 Die logischen Gleichungen der Chipselectsignale lauten: 5 17