8. Schaltnetze (Kombinatorische Logik)

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1 8. Schaltnetze (Kombinatorische Logik) Anordnung von Digital-Schaltungen ohne Variablenspeicher. Der Wert der Ausgangsvariablen zu irgendeinem Zeitpunkt ist nur vom Wert der Eingangsvariablen zum gleichen Zeitpunkt abhängig. Abb. 8.1: Blockschaltbild eines Schaltnetzes Die Beschreibung eines Schaltnetzes mit Wahrheitstafeln oder Booleschen Funktionen. Entwurf von Schaltnetzen : 1. Realisierung durch Verknüpfungsglieder (UND, ODER, NICHT) 2. Realisierung durch adressierende Bausteine (Multiplexer, Festwertspeicher-ROM, PROM, ) 8-1

2 8.1 Zahlendarstellung Dualcode Darstellung einer N-stelligen Zahl im Dualcode: N 1 N 1 N i N N 1 2 N i 2 i 0 Z z z z z z BCD-Code Binär codierte Dezimalzahlen (BCD-Zahlen): Jede einzelne Dezimalziffer wird durch eine binäre Zahl dargestellt z.b: BCD-Zahl im 8421-Code. 8-2

3 8.2 Multiplexer Multiplexer sind Schaltungen, die eine von mehreren Datenquellen an einen einzigen Ausgang durchschalten aus-n-Decoder Ein 1-aus-n-Decoder ist eine Schaltung mit n Ausgängen und 1d n Eingängen. Abb. 8.2: Wahrheitstafel eines 1-aus-4-Decoders a 0 und a l stellen den Dualcode der Zahl A dar. y a a, y a a, y a a, y a a

4 Abb. 8.3: Schaltung eines 1-aus-4-Decoders 8-4

5 8.2.2 Multiplexer Mit einem Multiplexer kann man aus einer Anzahl von Eingangssignalen eines auswählen Soll von 4 Datenkanälen (d 0 d 3 ) ein Kanal durchgeschaltet werden, so sind ld4 = 2 Steuervariablen (a 0 und a 1 ) erforderlich. Abb. 8.4: Prinzipielle Wirkungsweise eines Multiplexers Logische Funktion: y a0a1d 0 a0a1d 1 a0a1d 2 a0a1d 3 8-5

6 Abb. 8.5: Schaltung eines Multiplexers Ein 4-Bit-zu-1-Bit-Multiplexer hat vier Eingänge. Abb Schaltsymbol eines 4-zu-1 Multiplexers Anschlüsse 0 und 1 sind intern UND-verknüpft und sind als Dualzahl aufzufassen, wobei die Dualzahl die Werte 0 bis 3 repräsentiert, dadurch funktionieren die beiden Eingänge so als wären sie als vier Eingänge (d 0, d 1, d 2 und d 3 ) realisiert. Der Bruchstrich gibt also einen Bereich an. 8-6

7 Abb. 8.7: Multiplexer mit Open-Collector-Gattern Abb. 8.8: Multiplexer mit Tristate-Gattern Abb. 8.9: Integrierte Multiplexer. 8-7

8 8.2.3 Demultiplexer Mit einem Demultiplexer kann man eine Eingangsinformation d an verschiedene Ausgänge verteilen. Abb. 8.10: Prinzipielle Wirkungsweise y a a d, y a a d, y a a d, y a a d Abb. 8.11: Schaltung eines Demultiplexers 8-8

9 Ein 1-Bit-zu-4-Bit-Demultiplexer hat einen Eingang und vier Ausgänge. Abb. 8.12: Schaltsymbol eines 1-zu-4-Demultiplexers Macht man d = 1, arbeitet der Demultiplexer als 1-aus-n-Decoder. Abb. 8.12: Integrierte Demultiplexer 8-9

10 8.3 Code-Umsetzer Die Anzahl der Eingänge und Ausgänge eines Code- Umsetzers ist abhängig von der Wortlänge der Binärcodes in denen die Information dargestellt ist. Abb. 8.13: Schaltsymbol eines Code-Umsetzers. 8-10

11 8.3.1 BCD-Dezimal-Code-Umsetzer Abb. 8.14: Wahrheitstabelle des BCD-Dezimal-Code-Umsetzers Z A B C D Z A B C D 0 5 Z A B C D Z A B C D 1 6 Z A B C D Z A B C D 2 7 Z A B C D Z A B C D 3 8 Z A B C D Z A B C D

12 Abb. 8.15: Schaltung eines BCD-Dezimal-Code-Umsetzers 8-12

13 Abb. 8.16: Anschlussanordnung und Pegeltabelle des BCD-Dezimal-Code- Umsetzers

14 8.3.2 BCD-7-Segment-Code-Umsetzer Abb. 8.17: Blockschaltbild für einen 8421-BCD-Kode zu 7-Segment-Code- Umsetzer Abb. 8.18: 7-Segment-Anzeige mit Bildung der Dezimalziffern Abb. 8.19: Wahrheitstabelle einer BCD-7-Segment-Code-Umsetzerschaltung 8-14

15 Abb. 8.20: Schaltung eines BCD-7-Segment-Code-Umsetzers 8-15

16 8.4 Rechenschaltungen Zur Addition und Subtraktion von Dualzahlen werden in der Rechnertechnik Addierer eingesetzt. Die Subtraktion wird dabei auf eine Addition des Einer- oder Zweierkomplements zurückgeführt Halbaddierer Die einfachste Rechenoperation im Dualen ist die Addition von zwei Dualziffern Ein Halbaddierer kann zwei Dualziffern addieren Abb. 8.21: Wahrheitstabelle für den Halbaddierer Verknüpfungsgleichungen. Z ( A B) ( A B) Ü A B 8-16

17 Abb. 8.22: Schaltung eines Halbaddieres mit Grundgliedern (links) bzw. ANTIVALENZ Glied (rechts) Schaltung kann auf NAND-Verknüpfungen umgerechnet werden: Z ( A B) ( A B) ( A B) Ü ( A Ü ) ( B Ü ) ( A Ü ) ( B Ü ) Abb. 8.23: Schaltung mit NAND-Gliedern und Schaltzeichen eines Halbaddierers 8-17

18 8.4.2 Volladdierer Bei der Addition von höherwertigen Stellen muss der Übertrag der vorherigen Stelle berücksichtigt werden. Ein Volladdierer ist eine Schaltung, die drei Dualziffern addieren kann. Der Volladdierer benötigt drei Eingänge A, B und C sowie zwei Ausgänge Z und Ü. Abb. 8.24: Wahrheitstabelle für den Volladdierer. logische Funktionen Z ( A B C) ( A B C) ( A B C) ( A B C) Ü ( A B C) ( A B C) ( A B C) ( A B C) 8-18

19 Abb. 8.25: Karnaugh-Veitch-Diagramm des Volladdierers für Z (links) und Ü (rechts) Die Gleichung für Z lässt sich nicht mehr vereinfachen Für Ü erhält man mit Hilfe des Karnaugh-Veitch Diagramms K1 A B K2 B C K3 A C Z ( A B) ( B C ) ( A C ) 8-19

20 Abb.8.26: Schaltung eines Volladdierers und Schaltzeichen (CO: Übertragungsausgang, CI Übertragungseingang). Mit zwei Halbaddieren und einem ODER-Gatter ist ein Volladdierer realisierbar Abb. 8.27: Volladdierer aus zwei Halbaddieren aufgebaut. 8-20

21 8.5 Abhängigkeitsnotation In der Abhängigkeitsnotation wird die Abhängigkeit der Einund Ausgänge von anderen Ein- und Ausgängen vereinbart. Tab. 8.1: Symbole der Abhängigkeitsnotation Anschlüsse 0 und 1 sind intern UND-verknüpft, und sind als Dualzahl aufzufassen, wobei die Dualzahl die Werte 0 bis 3 repräsentiert 8-21

22 Abb. 8.28: UND-Verknüpfung Abb. 8.29: ODER-Verknüpfung Abb. 8.30: Exklusiv-ODERVerknüpfung Ein Anschluss kann gleichzeitig von mehreren anderen Anschlüssen gesteuert werden. Abb. 8.31: Mehrfache Steuerung eines Eingangs 8-22

23 Bei steuernden Eingängen steht die Kennzahl nach dem Buchstaben. Bei gesteuerten Eingängen steht die Kennzahl vor denn Buchstaben. Steueranschluss kann auf mehrere andere Anschlüsse wirken. Ein Negationsstrich über einer Identifikationsnummer besagt, dass die betreffende Variable mit der negierten Steuervariable zu verknüpfen ist. Abb. 8.32: Steuerung mehrerer Eingänge am Beispiel eines 2fach 2-zu-1-Multiplexers 8-23

24 8.6 Datenblätter 8-24

25 8-25

26 8-26

27 9. Schaltwerke (Sequentielle Logik) Anordnung zur Durchführung logischer Verknüpfungen mit der zusätzlichen Fähigkeit, einzelne Variablenzustände zu speichern. Die Ausgangsvariablen y j hängen nicht nur von den Eingangsvariablen x i ab, sondern auch von der Vorgeschichte 9-1

28 9.1 Flipflops Jede elektronische Schaltung, die zwei stabile elektrische Zustände hat und die durch entsprechende Eingangssignale von einem Zustand in den anderen Zustand geschaltet werden kann, gilt als Flipflop, also als bistabile Kippstufe. Die Ansteuerung kann dabei sein: - taktunabhängig (nicht taktgesteuert) - taktabhängig (taktgesteuert) - taktzustandsgesteuert - taktflankengesteuert Abb. 9.1: Übersicht über Flipflop Gruppen 9-2

29 9.1.1 Transparente Flipflops Ungetaktetes RS-Flipflop (RS-Latch) Das ungetaktete RS-Flipflop lässt sich im einfachsten Fall mit Hilfe zweier NOR-Gatter realisieren. Abb. 9.2: RS-Flipflop aus NOR-Gatter Q und Q ( Q ): komplementäre Ausgänge S (Set): Setzeingang R (Reset): Rücksetzeingang S = 1 und R = 0: und Q S Q 1 Q 0 Q R Q R = 1 und S = 0: umgekehrter Ausgangszustand. Flipflop ist zurückgesetzt. 9-3

30 R = S = 0: alter Ausgangszustand bleibt erhalten. R = S = 1: nicht zulässig Abb. 9.3: Wahrheitstafel eines RS-Flipflops aus NOR-Gattern Abb. 9.4: RS-Flipflop aus NAND-Gattern Eingangsvariablen: R und S Abb. 9.5: Wahrheitstafel eines RS-Flipflops aus NAND -Gattern Wird mit S = 0 gesetzt und mit R = 0 zurückgesetzt (activ low- Eingänge) 9-4

31 Der Ausgangszustand stellt sich zeitversetzt nach der Signaländerung am Eingang ein. Abb. 9.6: Zustandsfolgetabelle für das RS-Flipflop. Qn Qn Zustand vor der Signaleingabe, Qn+1 Qn+1 Zustand nach der Signaleingabe RS-Flipflop: transparentes Flipflop Der neue Ausgangszustand tritt unmittelbar nach der Änderung des Eingangzustandes auf. Abb. 9.7.: Anschlussbelegung des vierfach transparenten RS-Flipflops

32 Taktzustandgesteuertes RS-Flipflop RS-Flipflop das nur zu einer bestimmten Zeit auf den Eingangszustand reagiert RS-Flipflop wird um einen Takteingang erweitert: S und R wirken nur in Verbindung mit dem Takt C. Abb. 9.8: Statisch getaktetes RS-Flipflop in NAND-Technik C = 0: R S 1 Flipflop speichert den alten Zustand. C = 1: R R' und S S ' (normales Flipflop) 9-6

33 Abb. 9.9: Impulsdiagramm für Taktzustandssteuerung Nachteile des RS-Kippglieds mit Zustandssteuerung: Während des aktiven Taktzustandes können Störimpulse auf den Eingangsleitungen den Ausgangszustand beeinflussen. Sind beide Eingangsvariablen wirksam, d.h. ist R = S = 1, dann ist der Ausgangszustand nicht komplementär, er ist instabil und unzulässig. 9-7

34 Taktzustandgesteuertes D-Flipflop (D-Latch) Der Wert einer logischen Variablen D soll gespeichert werden! Abb. 9.10: Transparentes D-Flipflop (D-Latch) C = 1 Q = D : transparentes D-Flipflop Abb. 9.11: Wahrheitstafel des transparenten D-Flipflops C = 0 der gerade bestehende Ausgangszustand bleibt gespeichert. 9-8

35 Der Wert der Eingangsvariablen D wird um einen Takt verzögert übernommen: (Delay-Flipflop, Verzögerungs- Flipflop). Eingangssignal wird so lange verzögert, bis das Taktsignal kommt. Abb. 9.12: Praktische Ausführung eines transparenten D-Flipflops und Schaltsymbol 9-9

36 IC-Typen: 74LS75 (TTL) 4042 (CMOS) Abb : Anschlussbelegung und innerer Aufbau des vierfach D-Flipflops

37 9.1.2 Flipflops mit Zwischenspeicherung Zweiflankengetriggerte Flipflops Eingangszustand wird zwischengespeichert und erst an den Ausgang übertragen, wenn die Eingänge bereits wieder verriegelt sind. Zweiflankengesteuerte Flipflops nehmen bei der ansteigenden Taktflanke das Eingangssignal auf. Bei Abfall der Taktflanke wird das Signal zum Ausgang durchgeschaltet und ist dann dort verfügbar. Es werden zwei Speicher benötigt: Master-Flipflop: nimmt die von außen kommende Information auf Slave-Flipflop: übernimmt die Information vom Master Das Master-Flipflop schaltet mit ansteigender Taktflanke, das Slave-Flipflop mit abfallender. 9-11

38 RS-Master-Slave-Flipflops Abb. 9.14: Aufbau eines RS-Master-Slave-Flipflops (Zweiflankensteuereung) Abb. 9.15: RS-Master-Slave-Flipflop Bei C = l ist wird die Eingangsinformation in den Master eingelesen. Der Ausgangszustand bleibt dabei unverändert, da der Slave blockiert ist. Bei C = 0 wird der Master blockiert (Zustand wird eingefroren) und gleichzeitig der Slave freigegeben (Zustand des Masters wird an Ausgang übertragen). Das Master-Slave Prinzip gewährleistet, dass zu keinem Zeitpunkt der Eingang direkt mit dem Ausgang verbunden ist. 9-12

39 Die Übernahme der Variablenwerte am Master-Eingang und die Wirkung auf den Slave-Ausgangszustand sind zeitlich voneinander getrennt. Die Trennung erfolgt durch den Taktzustandswechsel von C = 1 auf C = 0. Abb. 9.16: Schaltzeichen eines RS-Master-Slave-Flipflops Abb. 9.17: Impulsdiagramm für das RS-Master-Slave-Flipflop Beim Taktzustandswechsel von C = 0 nach C = 1 müssen zuerst die Eingänge des Slave-Flipflops gesperrt werden bevor die Mastereingänge wirksam werden. Beim Taktzustandswechsel von C = 1 nach C = 0 müssen zuerst die Eingänge des Master-Flipflops gesperrt werden bevor die Slave-Eingänge wirksam werden. Die Signallaufzeit im Inverter ist hierbei von wesentlicher Bedeutung. 9-13

40 Abb. 9.18: Schaltzeitpunkte bei Zweiflankensteuerung (Master-Slave-Flipflops). Bei Vorhandensein einer Eingangssperre werden die Eingänge zum Zeitpunkt t 5 gesperrt t 1 : Slave-Flipflop wird vom Master-Flipflop getrennt. t 2 : Eingangsinformation wird vom Master-Flipflop aufgenommen. t 3 : Eingänge S und R werden gesperrt. t 4 : Information wird vom Master-Flipflop auf das Slave-Flipflop übertragen und ist an Q und Q verfügbar. Der Zeitraum zwischen t 2 und t 3 sollte also möglichst kurz sein, um Störmöglichkeiten klein zu halten. Master-Slave-Flipflops mit Eingangssperre: Die Eingänge S und R werden zum Zeitpunkt t 5 gesperrt. Es wird genau derjenige Eingangszustand eingelesen, der bei der positiven Taktflanke angelegen hat. Es gilt die gleiche Wahrheitstabelle wie für das einflankengesteuerte SR-Flipflop. 9-14

41 JK-Master-Slave-Flipflop R = S = 1 führt zwangsläufig zu undefiniertem Verhalten wenn C = 0 wird! Aber sinnvolle Nutzung beim zweiflankengesteuerten JK-Flipflop. Äußere Eingänge: J- und K-Eingang. Master-Flipflop muss JK-Flipflop sein (muss bei J = 1 und K = 1 kippen). Slave-Flipflop: SR-Flipflop Abb. 9.19: Aufbau eines JK-Master-Slave- Flipflops 9-15

42 Ausgang Q des RS-Master-Slave-Flipflop wird auf den Master-Eingang S zurückgeführt, Ausgang Q auf den Master-Eingang R und mit den neuen Eingängen J und K UND verknüpft. Dadurch können R und S nicht gleichzeitig 1 werden. Abb. 9.20: JK-Master-Slave-Flipflop Der Ausgangszustand invertiert für J = K = 1 bei jedem Taktimpuls. Abb. 9.21: Wahrheitstabelle eines JK-Master-Slave-Flipflops 9-16

43 Mit JK-Flipflops können Frequenzteiler und Digitalzähler aufgebaut werden. Abb. 9.22: JK-Master-Slave-Flipflop als Frequenzteiler (J = K = 1) Aber: Wahrheitstafel (Abb. 9.21) gilt nur dann, wenn sich der Zustand an den JK-Eingängen nicht ändert, solange der Takt C gleich 1 ist. Master-Flipflop kann hier nur einmal umkippen und nicht mehr zurück, da eines der beiden Eingangs-UND-Gatter immer über die Rückkopplung blockiert ist. Der Ausgang Q erscheint erst bei negativer Taktflanke! Abb. 9.23: Schaltzeichen für JK-Master-Slave-Flipflop (ohne und mit Abhängigkeitsnotation) 9-17

44 Mehrere J- bzw. K-Eingänge möglich. Die internen J- bzw. K-Variablen werden nur dann Eins, wenn alle J- bzw. K-Eingänge Eins sind. Mit Set- und Reset-Eingängen (unabhängig vom Takt) lassen sich Master- und Slave-Flipflop setzen bzw. löschen. Die RS-Eingänge besitzen Priorität gegenüber den JK-Eingängen. Beispiel für IC-Typen: Standard: 7476 (TTL) Verriegelt:74LS111 (TTL) 4027 (CMOS) Abb : Pinbelegung des zweifach JK-Master-Salve-Fliflops 7476 mit Stellund Rückstelleingang 9-18

45 Einflankengetriggerte Flipflops Bei Flipflops mit Taktzustandssteuerung sind die Variablen am Eingang wirksam, solange das Taktsignal C = 1 ist. Variablen am Eingang dürfen sich für die Pulsdauer des Taktsignals C = 1 nicht ändern. Bei Kippgliedern mit Taktflankensteuerung werden die Variablen am Eingang nur dann wirksam, wenn das Taktsignal von 0 nach 1 oder von 1 nach 0 wechselt. Während des Taktzustandes C = 1 oder C = 0 sind die Variablen am Eingang nicht wirksam. Abb. 9.25: Schaltzeichen für Takteingänge mit Flankensteuerung Alle Kippglieder mit Taktzustandsteuerung können auch mit Flankensteuerung realisiert werden. Die Flankensteuerung bezieht sich auf den Takteingang, nicht auf die Variableneingänge. Wahrheitstabellen und Zustandsfolgetabellen der verschiedenen Kippglieder gelten auch für Taktflankensteuerung. 9-19

46 Taktflankengesteuertes RS-Flipflop Das taktflankengesteuerte RS-Flipflop zeigt Änderungen am Ausgang erst bei einer Flanke des Taktsignals. Abb. 9.26: Taktflankengesteuertes RS-Flipflop: Schaltsymbol für ansteigende Taktflanke (links oben) bzw. für abfallende Taktflanke (links unten). Zeitdiagramm für die Version mit ansteigender Taktflanke: t S1 Setzvorgang vorbereitet, t S2 Setzvorgang durchgeführt, t R1 Rücksetzvorgang vorbereitet, t R2 Rücksetzvorgang durchgeführt 9-20

47 Taktflankengesteuertes D-Flipflop Zustand des Eingangs D wird mit der nächsten Taktflanke auf den Ausgang übertragen. Q D n n-1 (9.1) Abb. 9.27: Taktflankengesteuertes D-Flipflop, realisiert mit Hilfe eines taktflankengesteurten RS-Flipflops und eines Inverters. Der undefinierte Zustand R = S = 1 wird durch die Verkopplung von R- und S-Eingang über ein NICHT-Glied verhindert. Das Signal D = 1 führt zum Setzen des Q Ausgangs, während das Signal D = 0 das eindeutige Rücksetzen bewirkt. Mit Hilfe der nach außen geführten S- und R-Eingänge lässt sich ein eindeutig definierter Anfangszustand herstellen. 9-21

48 Taktflankengesteuerte D-Flipflops lassen sich auch dadurch realisieren, dass man zwei transparente D-Flipflops in Reihe schaltet und sie mit komplementärem Takt ansteuert. Abb. 9.28: Realisierung eines taktflankengesteuerten D-Flipflops durch eine Master-Slave Anordnung. C = 0: Master folgt Eingangssignal, Q 1 = D. Slave speichert alten Zustand. C = 1: Anliegende Information D wird im Master eingefroren und an den Slave und damit an den Q-Ausgang übertragen. Die bei der positiven Taktflanke am D-Eingang anliegende Information wird also momentan an den Q-Ausgang übertragen. Der eingelesene Wert erscheint sofort am Ausgang. Damit steht die ganze Taktperiodendauer zur Bildung der neuen D-Signale zur Verfügung. 9-22

49 Abb. 9.29: Schaltsymbol des einflankengetriggerten D-Flipflops Beispiele für IC-Typen: 74LS74 (TTL) 4013 (CMOS) Abb. 9.30: Anschlussbelegung des einflankengetriggerten zweifach D-Flipflops

50 Toggle-Flipflop D Q. Abb. 9.31: Einflankengetriggertes D-Flipflop als Frequenzteiler Ausgangszustand invertiert bei jeder positiven Taktflanke. Abb. 9.32: Zeitlicher Verlauf im Frequenzteiler 9-24

51 Taktflankengesteuertes JK-Flipflop Das taktflankengesteuerte JK-Flipflop entspricht einem RS-Flipflop, bei dem beide Eingänge gesetzt sein dürfen. Erreicht wird dies durch eine Rückkopplung der Q und Q -Ausgänge über zwei UND-Gatter auf den Eingang des RS-Flipflops, das bei fallender Taktflanke schaltet Abb. 9.33: Taktflankengesteuertes JK-Flipflop Die freien Eingänge der UND-Gatter bilden dabei den J- bzw. K-Eingang. Die Signalkombination J = 1 und K = 0 setzen den Q-Ausgang auf Q = 1, während ihn die Kombination J = 0 und K =1 zurücksetzt. Die Eingangssignalkombination J = K = 1 bewirkt die Invertierung (Negierung) des aktuellen Zustandes 9-25

52 Abb. 9.34: Wahrheitstabelle eine JK-Flipflops Abb. 9.35: Anschlussbelegung des JK-Flipflops

53 Taktflankengesteuertes T-Flipflop (Toggle-Flipflop) Wenn man bei einem taktflankengesteuerten JK-Flipflop den J- mit dem K-Eingang verbindet, erhält man das taktflankengesteuerte T-Flipflop. Abb. 9.36: Wahrheitstabelle eines taktflankengesteuerten T-Flipflops Abb. 9.37: Taktflankengesteuertes T-Flipflop Mit dem Setz- (S) und Rücksetzeingang (R) kann ein definierter Anfangszustand vorgegeben werden. 9-27

54 Abb. 9.38: Beschaltung eines JK-Flipflops zum Toggle-Flipflop Q 1 T 0 Q für Q 1 T 1 Invertierung kann auch von einer Steuervariablen abhängig gemacht werden Abb. 9.39: Erweiterung eines D-Flops zum Toggle-Flipflop Q 1 T 0 Q für Q 1 T 1 Toggle-Flipflops stellen die Grundbausteine von Zählern dar. 9-28

55 9.1.3 Monostabile Kippstufen Im stabilen Zustand führt der Hauptausgang Q einer monostabilen Kippstufe 0-Signal. Stabiler Zustand bleibt so lange erhalten, bis durch ein Steuersignal am Eingang die Kippstufe in den nichtstabilen Zustand, gekippt wird. Im nichtstabilen Zustand führt der Hauptausgang Q einer monostabilen Kippstufe 1-Signal. Die Dauer des nichtstabilen Zustandes wird durch extern anzuschließende Bauteile (C, R) bestimmt. t 0.69 R C Q T T (t Q Verweilzeit) Abb. 9.40: Schaltzeichen und Impulsdiagramm einer monostabilen Kippstufe (Zustandssteuerung) 9-29

56 Eine Änderung des Eingangssignals während der Zeit t Q bleibt ohne Wirkung auf den Schaltzustand der monostabilen Kippstufe. Monostabile Kippstufen werden auch mit Taktflankensteuerung gebaut: Abb. 9.41: Schaltzeichen und Zeitablauf-Diagramm einer flankengesteuerten monostabilen Kippstufe. Links: Steuerung mit ansteigender Flanke. Rechts: Steuerung mit abfallender Flanke Abb. 9.42: Schaltzeichen verschiedener Bauarten monostabiler Kippstufen 9-30

57 Verweilzeit im nichtstabilen Zustand t Q kann im Schaltzeichen angegeben werden. Abb : Schaltzeichen monostabiler Kippstufen mit Angabe der Verweilzeit im nichtstabilen Zustand Abb. 9.44: Schaltzeichen und Zeitablaufdiagramm einer monostabilen Kippstufe mit einer Verzögerungszeit t V von 0,2 Sekunden und einer Verweilzeit t Q von 1,2 Sekunden 9-31

58 Bei nachtriggerbaren monostabilen Kippstufen kann die Verweilzeit im nichtstabilen Zustand durch weitere Steuerimpulse verlängert werden. Abb. 9.45: Schaltzeichen und Zeitablaufplan einer nachtriggerbaren monostabilen Kippstufe (Steuerung mit ansteigender Flanke) Monostabile Kippstufe mit Schmitt-Trigger-Eingang SN74121 Abb. 9.46: Aufbau der integrierten Schaltung SN

59 9.1.4 Verzögerungsglieder Verzögerungsglieder haben die Aufgabe, Signale zu verzögern. Abb. 9.47: Schaltzeichen von Verzögerungsgliedern Die Verzögerungszeit t1 gibt an, um welche Zeit ansteigende Signalflanken verzögert werden. Die Verzögerungszeit t2 gibt an, um welche Zeit abfallende Signalflanken verzögert werden. Abb. 9.48: Einschalt- und Ausschalt-Verzögerungsglied mit Zeitablaufdiagramm 9-33

60 Auf bau eines Verzögerungsgliedes mit monostabilen Kippstufen und Verknüpfungsgliedern: Abb. 9.49: Aufbau eines Einschalt-Verzögerungsgliedes 9-34

61 Abb. 9.50: Aufbau eines Ausschalt-Verzögerungsgliedes. 9-35

62 9.1.5 Datenblätter 9-36

63 9-37

64 9-38

65 9-39

66 9.2 Zähler Grundbausteine sind bistabile Kippglieder, also Flipflops. Werden alle Flipflops zum gleichen Zeitpunkt geschaltet, spricht man von synchronen Zählern. Asynchrone Zähler liegen vor, wenn Flipflops zu unterschiedlichen Zeitpunkten geschaltet werden. 9-40

67 9.2.1 Dualzähler Abb. 9.51: Zustandstabelle eines Dualzählers 1 Eine Ausgangsvariable zi ändert dann ihren Wert, wenn die nächst niedrigere Variable zi-1 von 1 auf 0 geht. 2 Eine Ausgangsvariable zi ändert immer dann ihren Wert, wenn alle niedrigeren Variablen zi-1 z0 den Wert 1 besitzen und ein neuer Zählimpuls eintrifft. 9-41

68 Abb. 9.52: Zeitlicher Verlauf der Ausgangszustände eines dualen Vorwärtszählers Rückwärtszähler : la Eine Ausgangsvariable zi ändert beim Rückwärtszähler immer dann ihren Wert, wenn die nächst niedrigere Variable zi-1 von 0 auf 1 geht. 2a Eine Ausgangsvariable zi ändert beim Rückwärtszähler immer dann ihren Wert, wenn alle niedrigeren Variablen zi-1 z0 den Wert 0 besitzen und ein neuer Zählimpuls eintrifft. 9-42

69 Asynchroner Dualzähler Vorwärtszähler Einfachster Aufbau mit Toggle-Flipflops. Abb. 9.53: Asnychroner Dual-Vorwärtszähler Der 3-Bit-Dual-Vorwärtszähler kann bis 7 zählen. Der Toggeleingang T wird jeweils am Ausgang Q des vorhergehenden Flipflops angeschlossen. Die T-Flipflops der Schaltung in Abb schalten beim Übergang des Signals von 1 auf 0, also mit fallender Signalflanke. 9-43

70 Die Flipflops schalten nicht zum gleichen Zeitpunkt, sondern zeitlich nacheinander. Dadurch kommt es zu einer Schaltverzögerung die durch die Signal-Laufzeit des Flipflops gegeben ist. Abb. 9.54: Signalzeitplan eines asynchronen 3-Bit-Vorwärts-Dualzählers Stehen für den Aufbau eines Dual-Vorwärtszählers T-Flipflops zur Verfügung, die mit der ansteigenden Flanke des Eingangssignals kippen, so werden die negierten Ausgangssignale ( Q ) für die Ansteuerung des nächsten Flipflops verwendet. 9-44

71 Asynchroner Dualzähler mit JK-Flipflopss: Abb. 9.55: Asynchroner Dualzähler Jeder Zähler ist zugleich ein Frequenzteiler. Die Frequenz am Ausgang des Flip-Flops 1 ist gleich der halben Zählfrequenz. Am Ausgang des zweiten Flipflops tritt ein Viertel der Eingangsfrequenz auf, am Ausgang des dritten ein Achtel usw. Abb. 9.56: Gesamtschaltzeichen eines 4-Bit-Dual-Vorwärtszählers, aufgebaut aus Master-Slave-Flipflops. CTR 16 bedeutet 16 Zählschritte. CTR steht für Counter. 9-45

72 Erweiterung: Zähler soll auf einen gewählten Zahlenwert gesetzt werden können. Abb. 9.57: 4-Bit-Dual-Vorwärtszähler mit taktunabhängiger Setz- und Rücksetzmöglichkeit IC-Typen: 4 Bit 7 Bit 8 Bit 74LS93 (TTL) 4024 (CMOS) 74LS393 (TTL) Abb. 9.58: Schaltbild und Anschlussanordnung des 4-Bit-Dual-Vorwärtszählers

73 Abb. 9.59: 8-Bit-Dual-Vorwärtszähler, aufgebaut aus zwei integrierten Schaltungen

74 Duale Rückwärtszähler Abb. 9.60: Umbau eines 3-Bit Dual-Vorwärtszählers in einen 3-Bit-DualRückwärtszähler Abb. 9.61: Zeitablaufdiagramm des 3-Bit-Dual-Rückwärtszählers 9-48

75 Rückwärtszähler mit JK-Master-Slave-Flipflop: Jedes JK-Master-Slave-Flipflop ist so zu beschalten, dass es wie ein T-Flipflop arbeitet, also bei jedem Takt kippt. Es müssen die Q -Ausgangssignale zur Steuerung verwendet werden. Abb. 9.62: 6-Bit-Dual-Rückwärtszähler 9-49

76 Synchrone Dualzähler Dual-Vorwärtszähler Beim Asynchronzähler kommt es durch die Signal-Laufzeit der Flipflops zu Schaltverzögerungen. Bei Flipflops, die zur TTL-Schaltkreisfamilie gehören, beträgt die Signallaufzeit 30 bis 50 ns. Gleichzeitiges (synchrones Kippen) aller Flipflops erwünscht! Steuerung mit einem gemeinsamen Taktsignal! Für Synchronzähler verwendet man entweder JK-Flipflops oder steuerbare Toggle-Flipflops, die nur umkippen wenn die Steuervariable T = 1 ist. Kippbedingung: Ein Flip-Flop eines Dualzählers darf nur dann umkippen, wenn alle niederwertigeren Flipflops Eins sind. Abb. 9.63: Aufbau eines synchron arbeitenden 4-Bit-Dual-Vorwärtszählers 9-50

77 J- und K-Eingänge müssen so beschaltet werden, dass der Zähler im dualen Zahlensystem vorwärts zählt. Flipflop A muss bei jeder abfallenden Taktflanke kippen, Eingänge JA und KA sind also auf 1-Signal zu legen. Flipflop B darf nur bei Eintreffen des Taktes kippen, wenn das Flipflop A gesetzt ist (QA = 1). Ausgang QA muss mit JB und KB verbunden werden. Flipflop C darf immer nur dann kippen, wenn sowohl Flipflop A als auch Flipflop B gesetzt sind (QA = 1 und QB = 1). Die Ausgänge QA und QB sind also durch UND zu verknüpfen und mit JC und KC zu verbinden. Flipflop D darf nur kippen, wenn QA = 1, QB = 1 und QC = 1 sind. Ausgänge QA, QB und QC müssen durch UND verknüpft werden. Der Ausgang des UND-Gliedes wird mit JD und KD verbunden. Abb. 9.64: Praktische Ausführung von integrierten Synchronzählern. ENT = Enable T ENP = Enable P CLR = Clear CLK = Clock RCO = Ripple Carry Output 9-51

78 Kaskadierung der Zählstufen: Abb. 9.65: Kaskadierung von synchronen Zählstufen. CT = Content (Inhalt, Zählerstand) Dual-Rückwärtszähler Statt der Q-Ausgänge werden die Q -Ausgänge zur Beschaltung der J- und K-Eingänge verwendet. Abb. 9.66: Schaltbild eines synchron arbeitenden 4-Bit-Dual-Rückwärtszählers 9-52

79 Dualzähler mit umschaltbarer Zählrichtung Abb. 9.67: 4-Bit-Synchron-Dualzähler mit umschaltbarer Zählrichtung. Abb. 9.68: Anschlussbelegung des 4-Bit-Synchron-Dualzähler mit umschaltbarer Zählrichtung 9-53

80 9.2.2 BCD-Zähler im 8421-Code BCD-Zähler sind grundsätzlich 4-Bit-Zähler. An ihren Ausgängen müssen Signale des BCD-Codes abnehmbar sein Asynchroner BCD-Zähler Mit einem dreistelligen Dualzähler kann bis 7 zählen und mit einem vierstelligen bis 15. Bei einem Zähler für natürliche BCD-Zahlen benötigt man also für jede Dezimalziffer einen vierstelligen Dualzähler, der als Zähldekade bezeichnet wird. Abb. 9.69: Zustandstabelle für den BCD-Code 9-54

81 Abb. 9.70: Zeitlicher Verlauf der Ausgangszustände eines BCD-Zählers Beim zehnten Eingangsimpuls muss die Rückkehr des Zählers in den Anfangszustand erzwungen werden Abb. 9.71: Umwandlung eines 4-Bit-Dualvorwärtszählers in einen BCD-Vorwärtszähler Für die Rückstellung sind 1-Signale an den R-Eingängen erforderlich. Alle Flipflops werden gemeinsam zurückgestellt. 9-55

82 Die Rückstellung soll erfolgen, wenn der Zähler vom Dezimalzahlenwert 9 auf den Dezimalzahlenwert 10 übergeht. QB und QD müssen also 1-Signal führen. Die Ausgänge QB und QD werden über ein UND-Glied verknüpft. Der Ausgang des UND-Gliedes wird mit dem Rückstelleingängen R verbunden. Asynchroner BCD-Zähler mit JK-Flipflops Abb. 9.72: Asynchroner BCD-Vorwärtszähler Abb. 9.73: Zeitablaufdiagramm des asynchronen BCD-Vorwärtszählers IC-Typen: 4 Bit 2 4 Bit 74LS90 (TTL) 74LS390 (TTL) 9-56

83 Synchroner BCD-Zähler Abb. 9.74: Synchroner BCD-Zähler 9-57

84 9.2.3 Asynchrone Modulo-n-Zähler Es werden Zähler benötigt, die bis zu einem gewünschten Zahlenwert zählen, dann auf Null rücksetzen und die Zählung erneut beginnen oder stehen bleiben und auf ein neues Startsignal warten. Modulo-n-Zähler: n steht für die Anzahl der möglichen Zählerzustände Modulo-5-Zähler Ein Modulo-5-Zähler muss bis 4 zählen können und mit dem 5. Impuls auf Null gesetzt werden. Abb. 9.75: Schaltung eines Modulo-5-Zählers Der Ausgang des NAND-Gliedes liefert das Rückstellsignal 0, wenn QA und QC 1-Signal führen. 9-58

85 Abb. 9.76: Schaltzeichen eines Modulo-5-Zählers, 5 Zählschritte (CTR5) 9-59

86 Modulo-60-Zähler Modulo-60-Zähler werden z.b. für elektronische Uhren benötigt. Abb. 9.77: Modulo-60-Zähler Der Zähler ist für die Sekundenzählung gut geeignet, wenn die Sekunden nicht als Dezimalzahlen angezeigt werden sollen. 9-60

87 Sollen die Sekunden als Dezimalzahl angezeigt werden, ist es zweckmäßig, Einer und Zehner getrennt zu zählen. Abb. 9.78: Zusammenschaltung eines Modulo-10-Zählers und eines Modulo-6Zählers mit Codeumsetzer und 7-Segment-Anzeige 9-61

88 9.2.4 Asynchrone Vorwahlzähler Vorwahlzähler sind Zähler, die bis zu einem bestimmten vorgewählten Zahlenwert zählen und dann stehen bleiben oder mit dem Zählvorgang erneut beginnen. Abb. 9.79: Asynchroner Vorwahlzähler Lässt man den Zähler nach dem Rücksetzen weiterlaufen, erhält man einen Modulo-n-Zähler, dessen Zählzyklus durch die vorgewählte Zahl bestimmt wird. Abb. 9.80: Modulo (M + 1)-Zähler mit Komparator 9-62

89 9.3 Schieberegister Schieberegister sind Schaltungen, die es ermöglichen, eine am Eingang angelegte Information mit jedem Takt weiter zu schieben. Nach dem Durchlaufen der Kette steht sie am Ausgang verzögert, aber sonst unverändert zur Verfügung Schieberegister mit serieller Ein- und Ausgabe Abb. 9.81: 4-BitSchieberegister für serielle Ein- und Ausgabe Das 1-Signal, das zu Beginn am Eingang anlag, wurde taktweise von Flipflop zu Flipflop weitergeschoben. 9-63

90 Abb. 9.82: Funktionstabelle eines 4-Bit-Schieberegisters Abb. 9.83: Zeitablaufdiagramm eines 4-Bit-Schieberegisters 9-64

91 Allgemein: Abb. 9.84: Funktionstabelle eines 4-Bit-Schieberegisters Nach vier Takten ist das Schieberegister mit den seriell eingegebenen Daten gefüllt. Sie stehen dann an den vier Flipflop-Ausgängen Q1 bis Q4 parallel zur Verfügung, oder sie lassen sich mit weiteren Takten wieder seriell am Ausgang Q4 entnehmen. Geeignete Flipflops: alle Typen mit Zwischenspeicher. Abb. 9.85: Schaltzeichen eines 4-Bit-Schieberegisters, das mit D-Flipflops aufgebaut ist und mit serieller Ein- und Ausgabe arbeitet. 9-65

92 9.3.2 Schieberegister mit Parallelausgabe Ein Schieberegister mit Parallelausgabe kann zusätzlich die gespeicherten Daten parallel ausgeben. Die Q-Ausgänge der Flipflops sind zu besonderen Anschlusspunkten geführt. Dort sind die Signale aller vier Bit verfügbar. Abb. 9.86: Schieberegister mit Parallelausgabe Rücksetzen der RS-Flipflops kann nur erfolgen, wenn am R-Eingang 1-Signal anliegt und die schaltende Taktflanke kommt. 0-Signale lösen kein Kippen aus. Eingangssignal muss über ein NICHT-Glied auf den R-Eingang des ersten Flipflops gegeben werden. Ausgang Q wird direkt mit dem R-Eingang des folgenden Flipflops verbunden. Die im Schieberegister gespeicherte Information kann taktunabhängig an den Ausgängen QA, QB, QC und QD abgenommen werden. 9-66

93 Es darf nicht gleichzeitig eine serielle und eine parallel Datenausgabe erfolgen. Abb. 9.87: Schieberegister mit Parallelausgabe und Verriegelungsschaltung. Liegt am Umschaltpunkt U 0-Signal an, so ist der Schiebetakt freigegeben und die Parallelausgabe gesperrt. Liegt am Umschaltpunkt 1 Signal, so ist Parallelausgabe möglich, und der Schiebetakt gesperrt. 9-67

94 9.3.3 Schieberegister mit Parallelausgabe und Paralleleingabe Paralleleingabe kann taktabhängig oder taktunabhängig erfolgen. Tab. 9.1: Betriebsarten des flankengesteuerten 4-Bit-Schieberegisters (d: beliebig, don t care). Mit den Signalen S0 und S1 können verschiedene Betriebszuständen eingestellt werden. Abb. 9.88: Schaltsymbol und Anschlussbelegung des 4-Bit-bidirektionalen, parallel ladbaren Scheiberegisters

95 Das Schiebregister ist über die Eingänge A, B, C, D parallel ladbar. Für S0 = 1 und S1 = 1 wird der Betriebszustand parallel-laden eingestellt. Über die Eingänge ESL (beim Links-Schieben) und ESR (beim RechtsSchieben) kann ein Signal seriell eingespeist werden. Als serieller Ausgang kann QA oder QB verwendet werden, je nachdem, ob Links- oder Rechts-Schieben gewählt wurde. Abb. 9.89: Schaltbild des 4-Bit-bidirektionalen, parallel ladbaren Scheiberegisters

96 Man kann auch vor jeden D-Eingang einen Multiplexer schalten. L0AD-Eingang zum Umschalten auf Parallel-Eingabe. Es ist nicht nur eine Serien-Parallel-Wandlung sondern auch eine Parallel-Serien-Wandlung möglich. Mit dem nächsten Takt werden dann die Daten d1... d4 parallel geladen und erscheinen an den Ausgängen Q1... Q4. Abb. 9.90: Schieberegister mit parallelen Ladeeingängen Beispiele für IC-Typen: 4 Bit 8Bit 16 Bit 74LS194A (TTL) 74LS164, 299 (TTL) 74LS673 (TTL) (CMOS) 4014 (CMOS) 4006 (CMOS) 9-70

97 9.4 Aufbereitung asynchroner Signale Entprellung mechanischer Kontakte Wenn man einen mechanischen Schalter öffnet oder schließt, entsteht infolge mechanischer Schwingungen jeweils eine Impulskette. Abb. 9.91: Entprellung eines Schalters Abb. 9.92: Zeitdiagramm 9-71

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