Digitaltechnik und Rechnerarchitektur Vorlesung Kapitel 3: Digitale Grundschaltungen FH Osnabrück

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1 igitaltechnik und echnerarchitektur Vorlesung Kapitel 3: igitale Grundschaltungen FH Osnabrück Prof. r.-ing. B. Lang. Version vom

2 Inhalt des Abschnitts 3 IGITALE GUNCHALTUNGEN MULTIPLEXE UN EMULTIPLEXE Funktionsweise eines Multiplexers Ein 2: Multiplexer Ein 8: Multiplexer IN-ymbol Blockschaltbildsymbol VHL-Beschreibung ealisierung boolescher Funktionen mit Multiplexern ealisierung von Funktionen mit N Eingängen durch 2 N : Multiplexer ealisierung von Funktionen mit N Eingängen durch 2 N- : Multiplexer ealisierung von Funktionen mit N Eingängen durch 2 N-2 : Multiplexer oder kleiner Funktionsweise eines emultiplexers Ein :4 emultiplexer IN-ymbol Blockschaltbildsymbol VHL-Beschreibung ealisierung boolescher Funktionen mit emultiplexern ealisierung von Funktionen mit N Eingängen durch :2 N emultiplexer ealisierung von Funktionen mit N Eingängen durch :2 N- emultiplexer COE-UMETZE Prioritäts-Encoder Binär/Gray-Code Umsetzer AYNCHON ÜCKGEKOPPELTE CHALTUNGEN FlipFlop: Eine asynchrone chaltung mit einem ückkopplungssignal Beschreibung asynchron rückgekoppelter chaltungen mit Zustandsdiagrammen Hazards bei asynchronen chaltungen Vorgehen zum Entwurf einer asynchronen chaltung mit einem ückkopplungssignal Asynchrone chaltungen mit mehreren ückkopplungssignalen FLIPFLOP CHALTUNGEN Pegelgesteuerte FlipFlops Pegelgesteuertes -FlipFlop Pegelgesteuertes -FlipFlop Flankengesteuerte FlipFlops Flankengesteuertes -FlipFlop Weitere flankengesteuerte FlipFlop Typen Analyse eines -FlipFlops 7474 der TTL-erie...34 eite 2 von 35 Kapitel3_igitale_Grundschaltungen.doc

3 3 igitale Grundschaltungen 3. Multiplexer und emultiplexer 3.. Funktionsweise eines Multiplexers Multiplexer dienen dazu, aus vielen ignalen eines für die Weiterverarbeitung auszuwählen. Anschaulich kann man sich die Funktion eines Multiplexers an einem rehschalter verdeutlichen, der genau eine Eingangsleitung auf einen Ausgang schaltet: X X2 X3 Y X4 X5 In der igitaltechnik möchte man die Auswahl, welches Eingangssignal auf den Ausgang Y geschaltet wird, mit digitalen ignalen i vornehmen. omit erhält man eine boolesche Funktion, der als Parameter die Eingangsund die Auswahlsignale (auch als elektionssignale bezeichnet) übergeben werden. Typischerweise wird das Auswahlsignal als binärer ignalvektor realisiert und der selektierte Eingang binär kodiert Ein 2: Multiplexer Für einen 2: Multiplexer ergibt sich die nachfolgende Funktionstabelle: X2 X Y Man erkennt, dass im Fall = der Wert X und im Fall = der Wert X2 auf den Ausgang gegeben wird. amit kann die Funktionstabelle auch verkürzt geschrieben werden: Y X X2 ies bedeutet, dass im Fall = der Eingangswert von X auf dem Ausgang Y ausgegeben wird. Im Falle = erfolgt die Ausgabe von X2 auf Y Ein 8: Multiplexer Mit der oben erläuterten verkürzten chreibweise der Funktionstabelle kann beispielsweise auch ein 8:- Multiplexer übersichtlich dargestellt werden: 3 2 Y X X2 X3 X4 X5 X6 X7 X8 eite 3 von 35 Kapitel3_igitale_Grundschaltungen.doc

4 ie chaltung des 8:-Multiplexers ist in der nachfolgenden Abbildung dargestellt: X X2 X3 X4 X5 Y X6 X7 X IN-ymbol Ein Multiplexer kann nach der IN 49 Norm mit einem eigenen ymbol beschrieben werden. Nachfolgend ist ein ymbol für einen 4: Multiplexer gezeigt: 2 MUX G 3 X X2 X3 X4 2 3 Y ie teuereingänge und 2 wählen aus, welcher der Eingänge X, X2, X3 oder X4 auf den Ausgang Y geschaltet wird. azu muss aus den teuereingängen ein Index berechnet werden. ie Bezeichnungen und der teuereingänge geben eine Wertigkeit bei ihrer Zusammenfassung zu einem Index an. In obigem Beispiel wird ein Indexbereich von bis 3 spezifiziert, teuereingang hat die Wertigkeit und 2 die Wertigkeit. omit ergibt eine Ansteuerung von 2= und = den Index 2 und schaltet den mit 2 bezeichneten Eingang X3 auf den Ausgang Y. eite 4 von 35 Kapitel3_igitale_Grundschaltungen.doc

5 3...4 Blockschaltbildsymbol In Blockschaltbildern wird ein anschauliches ymbol für Multiplexer verwendet, nachfolgend ist das ymbol für einen 4: Multiplexer angeführt. as verwendete gleichschenklige Trapez drückt die atenkonzentration der vielen ateneingänge auf einen atenausgang aus, die ateneingänge sind mit dem zugehörigen Code der teuereingänge gekennzeichnet. X X2 X3 X4 Y VHL-Beschreibung In VHL lässt sich die Multiplexerfunktion auf vielfältige Weise beschreiben. Nachfolgend sind alternative Anweisungen zur Beschreibung von Multiplexern angeführt. olche Anweisungen können als Bestandteil anderer Komponenten verwendet werden oder die Architektur einer eigenen Multiplexer-Komponente beschreiben. ie oben angeführte Beschreibung des 8: Multiplexers mit UN/OE/NICHT-Verknüpfungen kann direkt formuliert werden: Y <= (X and(not 3)and(not 2)and(not )) or (X2 and(not 3)and(not 2)and ) or (X3 and(not 3)and 2 and(not )) or (X4 and(not 3)and 2 and ) or (X5 and 3 and(not 2)and(not )) or (X6 and 3 and(not 2)and ) or (X7 and 3 and 2 and(not )) or (X8 and 3 and 2 and ); Nachfolgende VHL-Anweisung beschreibt einen 4: Multiplexer in mehr funktionaler Form: Y <= when (B='' and A='') else 2 when (B='' and A='') else 3 when (B='' and A='') else 4; oll eine Verzögerungszeit td zwischen Änderungen an teuer- oder ateneingängen und der resultierenden Änderung am Ausgang Y berücksichtigt werden, kann die vorhergehende Gleichung um die Beschreibung des Zeitverhaltens ergänzt werden: Y <= when (B='' and A='') else 2 when (B='' and A='') else 3 when (B='' and A='') else 4 after td; Als Beispiel kann nun mit dieser Anweisung die entity- und architecture-beschreibung einer 4: Multiplexer-Komponente erstellt werden: entity MUX_4to is generic (td: time := 4 ns ); port (, 2, 3, 4: in Bit; A, B: in Bit; Y: out Bit ); end MUX_4to; eite 5 von 35 Kapitel3_igitale_Grundschaltungen.doc

6 architecture CA of MUX_4to is begin Y <= when (B='' and A='') else 2 when (B='' and A='') else 3 when (B='' and A='') else 4 after td; end CA; 3..2 ealisierung boolescher Funktionen mit Multiplexern. Multiplexer sind geeignet, um boolesche Funktionen zu realisieren ealisierung von Funktionen mit N Eingängen durch 2 N : Multiplexer Am einfachsten ist die ealisierung einer Funktion mit N Eingangsvariablen durch einen 2 N : Multiplexer. ie Eingänge schaltet man an die elektionseingänge, an die ateneingänge schaltet man, je nach Vorgabe der Funktion, eine oder. Beispiel: ealisierung einer Funktion mit N=3 Eingängen mittels 8: Multiplexer. Gegeben ist die folgende boolesche Funktion: X3 X2 X Y ie lässt sich direkt durch die folgende Multiplexerschaltung realisieren: Y X3 X2 X ealisierung von Funktionen mit N Eingängen durch 2 N- : Multiplexer teht bei einer Funktion f(xn,..., X, X) eine Eingangsvariable Xi negiert und nicht-negiert zur Verfügung, kann diese Funktion durch einen 2 N- : Multiplexer realisiert werden. Von dem Eingangssignal Xi stehen (nach Voraussetzung) alle vier möglichen Funktionen einer Variablen (, Xi, Xi, ) zur Verfügung und können passend zur Funktion f(xn,..., X, X) mit den Multiplexereingängen verbunden werden. ie übrigen N- Eingangssignale werden als teuereingänge verwendet und wählen die jeweilige Funktion von Xi aus. eite 6 von 35 Kapitel3_igitale_Grundschaltungen.doc

7 Beispiel: ealisierung einer Funktion mit N=3 Eingängen mittels 4: Multiplexer. Gegeben ist die folgende boolesche Funktion: X3 X2 X Y Y= Y=X Y= Y= X Wählt man X2 und X3 als teuereingänge, so kann die Funktionstabelle wie folgt vereinfacht werden, so dass Y in Funktionen von X ausgedrückt wird: X3 X2 Y X X iese vereinfachte Tabelle lässt sich direkt durch die folgende Multiplexerschaltung realisieren: X Y X3 X ealisierung von Funktionen mit N Eingängen durch 2 N-2 : Multiplexer oder kleiner Nimmt man von einer Funktion f(xn,..., X2, X) aus N Variablen eine Teilmenge X,..., XM der Variablen als teuervariable für einen Multiplexer, so müssen an den Multiplexereingängen Teilfunktionen der verbleibenden N-M Variablen angelegt werden. Bei mancher Funktion f(xn,..., X2, X) werden bei geschickter Wahl der M Ansteuervariablen die Teilfunktionen vor den Multiplexereingängen trivial, im allgemeinen muss jedoch vor jedem Multiplexereingang eine Teilfunktion aus N-M Variablen angeordnet werden. Beispiel: ealisierung einer Funktion aus 4 Eingangsvariablen mit einem 4: Multiplexer Gegeben sei die folgende Funktion aus 4 Eingangsvariablen: eite 7 von 35 X4 X3 X2 X Y Will man diese Funktion direkt und vollständig mit einem Multiplexer realisieren, so benötigt man, wie im vorhergehenden Abschnitt gezeigt, einen 6: oder (wenn negierte ignale zur Verfügung stehen) einen 8: Multiplexer. Kapitel3_igitale_Grundschaltungen.doc

8 Im Beispiel soll die Funktion jedoch mit einem 4: Multiplexer realisiert werden. Wählt man (willkürlich) die Eingangsvariablen X3 und X als teuervariable des Multiplexers, so kann man im KV-iagramm für jede Kombination der teuereingänge ein Unterdiagramm lokalisieren und als boolesche Funktion darstellen. In nachfolgendem KV-iagramm sind die vier Unterdiagramme markiert und mit der zugehörigen teuerkombination des Multiplexers gekennzeichnet. X3,X = X3,X = Y=f(X,X2,X3,X4) X X2 X3,X = X3 X3,X = Man erhält somit für jede teuerkombination eine boolesche Funktion über den verbleibenden Variablen X2 und X4: teuerkombination X3,X Ausgangsfunktion Y = X4 Y = Y = X4 ( X2) Y = ( X4) ( X2) amit ergibt sich die chaltung der booleschen Funktion aus einer Kombination einfacher Minimalformen und einem Multiplexer. X4 X2 Y X3 X ie gefundene Lösung ist nicht optimal. Wählt man beispielsweise X4 und X3 als Ansteuersignale des Multiplexers, so erhält man vier triviale boolesche Funktionen über den verbleibenden Variablen X2 und X und eine chaltung mit geringerem Aufwand. X4,X3 = X4,X3 = Y=f(X,X2,X3,X4) X4,X3 = X2 X4,X3 = X X3 X4 X4 X X2 X4 X3 Y eite 8 von 35 Kapitel3_igitale_Grundschaltungen.doc

9 3..3 Funktionsweise eines emultiplexers Ein emultiplexer realisiert die umgekehrte Funktion des Multiplexers. Ein einzelner Eingang X wird auf einen von vielen Ausgängen geschaltet. er in nachfolgender Abbildung dargestellte rehschalter realisiert einen emultiplexer. Y Y2 X Y3 Y4 Y5 Bei der digitalen ealisierung eines emultiplexers wählt man den Ausgang Yi, mit dem der Eingang X verbunden wird, durch teuereingänge i aus. Mit einem teuervektor aus N Bits kann man einen Eingang mit einem von 2 N Ausgängen verbinden Ein :4 emultiplexer Ein :4 emultiplexer besitzt einen Eingang X, zwei teuereingänge, 2 und vier Ausgänge Y, Y2,..., Y4. as bisher beschriebene Verhalten des emultiplexers stellt sich in folgender Funktionstabelle dar: 2 X Y Y2 Y3 Y4 * * * * * * * * * * * * * * * * * * * * * * * * iese Tabelle lässt sich verkürzt schreiben, wenn jeder Ausgang Yi als Funktion von X dargestellt wird. Weiterhin möchte man üblicherweise, dass ein Ausgang einen konstanten Wert ( oder auch ) ausgibt, wenn der Ausgang nicht selektiert ist. In nachfolgender Tabelle wird für einen nicht selektierten Eingang der Wert angenommen. ann erhält die Tabelle die folgende Form: 2 Y Y2 Y3 Y4 X X X X amit erhält man die folgenden Gleichungen zur Beschreibung eines :4 emultiplexers: Y = X ( 2) ( ) Y2 = X ( 2) Y3 = X 2 ( ) Y4 = X 2 ie zugehörige chaltung ergibt sich zu: X Y Y2 Y3 2 Y4 eite 9 von 35 Kapitel3_igitale_Grundschaltungen.doc

10 IN-ymbol Ein emultiplexer wird nach der IN 49 Norm mit einem eigenen ymbol beschrieben. Nachfolgend ist ein ymbol für einen :4 emultiplexer gezeigt: 2 X MUX G Y Y2 Y3 Y4 ie Bezeichnung der teuereingänge erfolgt in der gleichen Art und Weise wie beim Multiplexer (siehe Abschnitt 3..) Blockschaltbildsymbol In Blockschaltbildern wird ein anschauliches ymbol eines emultiplexers verwendet, welches nachfolgend für einen 4: emultiplexer angeführt ist. as verwendete gleichschenklige Trapez drückt die atenverteilung des einen ateneingangs auf die vielen atenausgänge aus, die Ausgänge sind mit dem zugehörigen Code der teuereingänge gekennzeichnet. X Y Y2 Y3 Y VHL-Beschreibung ie VHL-Beschreibung eines emultiplexers soll anhand zweier Beispiele demonstriert werden. Beispiel: VHL-Beschreibung eines :4 emultiplexers ie VHL-Beschreibung kann direkt die oben gezeigte chaltung nachbilden: entity MUX_to4 is port ( X: in Bit; 2,: in Bit; Y4,Y3,Y2,Y: out Bit ); end MUX_to4; architecture CA of MUX_to4 is begin Y <= X and (not 2) and (not ); Y2 <= X and (not 2) and ; Y3 <= X and 2 and (not ); Y4 <= X and 2 and ; end CA; Beispiel: VHL-Beschreibung eines :2 n emultiplexers Für Komponenten, welche die gleichartige interne truktur besitzen aber in unterschiedlichen Größen benötigt werden, ist es wünschenswert, eine einzelne VHL-prachbeschreibung zu entwickeln. ies reduziert erheblich den Wartungsaufwand der Beschreibung und vereinfacht auch deren Verwendung. eite von 35 Kapitel3_igitale_Grundschaltungen.doc

11 Nachfolgend ist eine einheitliche Beschreibung für einen emultiplexer mit n teuereingängen gezeigt: entity MUX is generic (n:integer :=3); -- efault-wert ist n=3 port ( X: in Bit; : in Bit_vector(N- downto ); Y: out Bit_vector(2**N- downto ) ); end MUX; architecture CA of MUX is function bit_vector_2_integer (Bit_Value: bit_vector) return Integer is variable value: integer := ; begin for i in Bit_Value'High downto Bit_Value'Low loop if Bit_Value(i)='' then value := value*2 + ; else value := value*2; end if; end loop; return value; end bit_vector_2_integer; begin Yi: for i in to 2**N- generate Y(i) <= X when bit_vector_2_integer()=i else ''; end generate; end CA; Bemerkenswert an obiger Beschreibung des emultiplexers hinsichtlich der VHL-prache ist: Verwendung von Vektoren für die Ausgangs- und teuersignale, Aufsetzen paralleler Anweisungen durch die generate-anweisung, Verwendung einer VHL-Funktion zur Konvertierung eines Bit-Vektors in einen Integerwert. Anbei erste Anmerkungen zu den genannten Punkten, einer Vertiefung der Themen findet im Abschnitt VHL statt. Vektoren in VHL: Einzelne ignale lassen sich in Vektoren zusammenfassen. Bei der eklaration der Vektoren wird der Indexbereich angegeben. In obigem Beispiel wird für die teuersignale ein absteigender Indexbereich von N- bis gewählt. Bei der pezifikation des Indexbereichs der Ausgangssignale wird der Ausdruck 2**N verwendet, er bezeichnet den Wert 2 N. er Zugriff auf die Vektorelemente erfolgt mit dem in runden (!!) Klammern nachgestellten Index (also z.b.: Y(i)). er Indexbereich eines Vektors kann über Attribute des Vektors erfragt werden. In der Funktion des obigen VHL-Codes greift der Ausdruck Bit_Value'High auf das Attribut High des Vektors mit Namen Bit_Value zu und liefert den höchsten, erlaubten Indexwert des Vektors. generate-anweisung: urch eine generate-anweisung können parametrisierte Anweisungen repliziert werden. Jede der parametrisierten Anweisungen wird nebenläufig ausgeführt. In obigem VHL-Code werden somit 2 N ignalzuweisungen nebenläufig aufgesetzt. ie folgenden Anweisungen mit N als globalem Parameter und i als lokalem Parameter: Yi: for i in to 2**N- generate Y(i) <= X when bit_vector_2_integer()=i else ''; end generate; sind für N=2 identisch mit folgendem nichtparametrierbarem Code: Y() <= X when bit_vector_2_integer()= else ''; Y() <= X when bit_vector_2_integer()= else ''; Y(2) <= X when bit_vector_2_integer()=2 else ''; Y(3) <= X when bit_vector_2_integer()=3 else ''; Man erkennt, dass schon bei einem kleinen Wert für N erhebliche chreibarbeit gespart werden kann. Mit der generate-anweisung können somit auf einer abstrakten Ebene parametrierbare, nebenläufige Funktionseinheiten durch Code beschrieben werden. eite von 35 Kapitel3_igitale_Grundschaltungen.doc

12 Mit dem obigem parametrierbaren Code sind beispielsweise alle :2 N emultiplexer durch eine einzige Komponente beschrieben. VHL-Funktionen: VHL erlaubt die Verwendung von Funktionen. er Anweisungsteil der Funktion wird jedoch nicht nebenläufig, sondern sequentiell bearbeitet. er Aufruf der Funktion erfolgt im vorliegenden Fall jedesmal, wenn die Anweisung ausgeführt wird, welche die Funktion aufruft. iese Anweisung wird ausgeführt, wenn sich eines der ignale oder X auf der rechten eite der ignalzuweisung ändert ealisierung boolescher Funktionen mit emultiplexern ealisierung von Funktionen mit N Eingängen durch :2 N emultiplexer Legt man bei einem emultiplexer den Eingang X auf den Wert, liefert jeder Ausgang eine Minterm-Funktion m i der teuereingänge. isjunktive Verknüpfung der gewünschten Minterme liefert die vorgegebene Funktion. Mit einem :2 N emultiplexer und einem maximal N Bit breiten OE-Gatter kann man somit alle gewünschten Funktionen aus N Eingangsvariablen realisieren. Beispiel: ealisierung einer vorgegebenen Funktion aus 3 Eingängen mit einem :2 3 emultiplexer X3 X2 X Y m m 3 m 6 ie emultiplexer-chaltung liefert direkt alle Minterme m i aus drei Eingangsvariablen. Verbindet man die für die Funktion benötigten Minterme m, m 3 und m 6 mit dem nachfolgenden OE-Gatter, erhält man eine chaltungsrealisierung der vorgegebenen Funktion: m m m 2 m 3 m 4 m 5 m 6 m 7 Y X3 X2 X ealisierung von Funktionen mit N Eingängen durch :2 N- emultiplexer Werden in der Funktion lediglich Minterme benötigt, die eine der Eingangsvariablen nur in nicht-negierter Form beinhalten, kann ein :2 N- -emultiplexer zur ealisierung der Funktion verwendet werden. ie nicht-negierte Eingangsvariable wird an den X-Eingang des emultiplexers angelegt, die übrigen Eingangsvariablen an die teuereingänge. Beispiel: ealisierung einer vorgegebenen Funktion aus 3 Eingängen mit einem :2 2 emultiplexer X3 X2 X Y m 2 m 3 m 6 eite 2 von 35 Kapitel3_igitale_Grundschaltungen.doc

13 Eine Inspektion der Funktionstabelle ergibt, dass in den benötigten Mintermen die Eingangsvariable X2 nur in nicht-negierter Form benötigt wird. amit kann man einen :2 emultiplexer zur ealisierung der Funktion einsetzen. Man erhält damit die folgende chaltungsrealisierung der vorgegebenen Funktion: X2 m 2 m 3 m 6 m 7 Y X3 X 3.2 Code-Umsetzer In echnern werden vielfältige Codes zur Beschreibung von Informationen verwendet. Bisher wurden beispielsweise die Binärkodierung für positive ganze Zahlen, die 2er-Komplementdarstellung für ganze Zahlen mit Vorzeichen, der ACII-Code für Zeichen, der Gray-Code und weitere Codes vorgestellt. In digitalen chaltungen ist es oft notwendig, einen Wert aus einem Code in einen zweiten Code umzusetzen. azu dienen Code-Umsetzer Prioritäts-Encoder In echnerschaltungen werden häufig Ereignisse auf einzelnen Leitungen signalisiert, somit können Ereignisse parallel auftreten. Ein echner kann jedoch Ereignisse nur sequentiell nacheinander bearbeiten. omit ist es notwendig, aus mehreren aktiven ignalen das Ereignis höchster Priorität zu detektieren und dem echner mitzuteilen, so dass dieser darauf reagieren kann. Prioritäts-Encoder dienen diesem Zweck. Ein Prioritäts- Encoder detektiert, ob mindestens eine seiner Eingangsleitungen aktiviert ist, und ermittelt den Index der am höchsten prioritisierten, aktivierten Leitung. Beispiel: Ein Prioritäts-Encoder für 4 Eingangsleitungen Ein Prioritäts-Encoder für 4 Eingangsleitungen, bei denen Eingang X die höchste Priorität besitzt, lässt sich durch folgende Wahrheitstabelle spezifizieren: X4 X3 X2 X Y3 Y2 Y * * er Ausgang Y3 nimmt dann den Wert an, wenn zumindest einer der Eingänge den Wert besitzt. ie Ausgänge Y2 und Y liefern den binärkodierten Index des niedrigsten aktiven Eingangs. Wenn Y3= gilt, sind die Werte von Y2 und Y beliebig. ie Ermittlung der Gleichung von Y3 ist einfach: Y3 = X X2 X3 X4 eite 3 von 35 Kapitel3_igitale_Grundschaltungen.doc

14 Zur Ermittlung von Y und Y2 werden die zugehörigen KV-iagramme aufgestellt: Y2 X Y X * * X2 X2 X4 X4 X3 ie detektierten Primimplikanten führen zu den folgenden Minimalformen für Y und Y2: Y = (( X) X2) (( X) ( X3)) Y2 = (( X) ( X2)) omit erhält man die folgende chaltung für den beschriebenen Prioritäts-Encoder: X3 X4 X3 X2 Y3 Eingang mit ignalwert vorhanden X Y2 Y Index des Eingangs mit ignalwert (binärkodiert) Binär/Gray-Code Umsetzer Binär/Gray-Code Umsetzer wandeln Binärcode in Gray-Code und umgekehrt. 3.3 Asynchron rückgekoppelte chaltungen ie bisherigen kombinatorischen chaltungen wandeln eine Kombination von Eingangswerten direkt in eine Kombination der Ausgangswerte. ie Ausgangswerte kombinatorischer chaltungen hängen nur von den aktuellen Eingangswerten, nicht aber von vergangenen Ein- oder Ausgangswerten ab. olche Art chaltungen bezeichnet man auch als chaltungen ohne Gedächtnis. Möchte man Werte aus der Vergangenheit in einer digitalen chaltung speichern, benötigt man jedoch eine chaltung mit Gedächtnis. iese chaltungen bezeichnet man als sequentielle chaltungen. equentielle chaltungen erhält man dadurch, dass man Ausgangssignale einer chaltung auf ihren Eingang zurückkoppelt. Bei direkter ückkopplung von Ausgangssignalen einer kombinatorischen chaltung auf ihre Eingänge spricht man von einer asynchron rückgekoppelten chaltung oder auch einer asynchron sequentiellen chaltung. ie besitzt somit die folgende truktur: Eingangssignale X X2 Kombinatorische chaltung Ausgangssignale Y Y2 ückkopplungssignale eite 4 von 35 Kapitel3_igitale_Grundschaltungen.doc

15 3.3. -FlipFlop: Eine asynchrone chaltung mit einem ückkopplungssignal Eine chaltung mit Gedächtnis besitzt die Eingänge und und den Ausgang. ie chaltung soll sich wie folgt verhalten:. Wenn die Eingangsleitungen auf und auf liegen, soll der Ausgang den Wert annehmen. 2. Wenn die Eingangsleitungen auf und auf liegen, soll der Ausgang den Wert annehmen. 3. Wenn die Eingangsleitungen und beide gleich sind, soll der Ausgang seinen Wert halten. 4. Ansonsten ist das Verhalten frei wählbar. ie spezifizierte chaltung bezeichnet man als -FlipFlop. er Eingang (et) setzt den Ausgang auf den Wert, der Ausgang (eset) setzt den Ausgang wieder zurück auf. ie chaltung gehört zur Familie der bistabilen Kippstufen. Will man diese chaltung mit einer Wahrheitstabelle beschreiben, so muss man den Ausgangswert auch auf der Eingangsseite mit aufführen, denn beim Halten von (Fall 3) hängt der Ausgangswert von sowohl von und als auch vom aktuellen Wert ab. ie chaltung lässt sich somit durch die folgende truktur beschreiben: Kombinatorische chaltung ie besteht also aus einer kombinatorischen chaltung, die frei von ückkopplungen ist, und einer externen ückkopplung des Ausgangs auf den Eingang. Zum Entwurf der chaltung kann man gedanklich die ückkopplung auftrennen und den Ausgang auf der Eingangsseite mit * bezeichnen: * Kombinatorische chaltung amit lässt sich eine Wahrheitstabelle gemäß der spezifizierten Funktionalität aufstellen: * * * Eine Übertragung in das KV-iagramm ergibt: isjunktive Form Konjunktive Form * * * * Man erhält somit die Gleichungen der Minimalformen: = (( ) * ) isjunktive Minimalform = ( ) ( * ) Konjunktive Minimalform * * eite 5 von 35 Kapitel3_igitale_Grundschaltungen.doc

16 as Umsetzen der Gleichungen in chaltungen liefert: chaltung zur disjunktiven Minimalform chaltung zur konjunktiven Minimalform * * ie Gleichungen lassen sich in ein VHL-Modell umsetzen. Für beide VHL-Modelle gilt das gleiche durch die entity-anweisung definierte Interface: entity rs_ff is port (,: in Bit; : out Bit ); end rs_ff; ie Beschreibung des inneren Verhaltens durch einen architecture-block unterscheidet sich jedoch und liefert auch ein unterschiedliches Ein-/Ausgangsverhalten. Für die disjunktive Normalform erhält man die Architektur: architecture dmf of rs_ff is signal qi: Bit; begin <= qi; qi <= or ((not ) and qi); end dmf; Zu beachten ist, dass die ignalzuweisung nicht direkt an das ignal sondern an ein intern im architecture-block vereinbartes ignal qi erfolgt. ieses interne ignal wird zur ückkopplung verwendet und dem eigentlichen Ausgangssignal zugewiesen. er Grund für diese Beschreibung liegt darin, dass im Interface das ignal als Ausgang vereinbart ist (chlüsselwort out) und deshalb nicht als Eingangssignal verwendet werden darf. as nachfolgende Zeitdiagramm zeigt eine imulation der disjunktiven Normalform: urch die Wahl der don t-care Werte zu (Minterme m 6 und m 7 ) wird bei der Eingangskombination, = am Ausgang eine erzeugt. eite 6 von 35 Kapitel3_igitale_Grundschaltungen.doc

17 ie konjunktive Beschreibung führt zur nachfolgenden architecture-beschreibung: architecture kmf of rs_ff is signal qi: Bit; begin <= qi; qi <= (not ) and ( or qi); end kmf; Eine zugehörige imulation liefert das nachfolgende Zeitdiagramm, bei dem die Eingangskombination, = aufgrund der komplementären Wahl der don t-care Werte am Ausgang eine erzeugt: Aufgrund des e-morganschen Gesetzes kann das OE-Gatter der disjunktiven Normalform in ein NAN- Gatter umgewandelt werden und man erhält eine äquivalente NAN-ealisierung der chaltung: chaltung zur disjunktiven Minimalform NAN-ealisierung der disjunktiven Minimalform * * Zeichnet man die NAN-chaltung in einer etwas anderen Form und führt den Ausgang des ersten NAN- Gatters als ignal nach außen, erhält man die in anderen Publikationen häufig dargestellte Form des - FlipFlops. Entsprechend lässt sich aus der konjunktiven Minimalform eine NO-ealisierung herleiten. Beide arstellungen sind nachfolgend gezeigt: NAN-ealisierung der disjunktiven Minimalform NO-ealisierung der konjunktiven Minimalform Für alle Varianten des -FlipFlops gilt das nachfolgende chaltsymbol: Bei pezifikation des -FlipFlops mit diesem chaltsymbol ist das Verhalten bei der Eingangskombination,= nicht spezifiziert. etzt man ein -FlipFlop ein, sollte entweder diese Eingangskombination vermieden werden, oder die verschiedenen Ausgangswerte unterschiedlicher ealisierungen sind akzeptabel. eite 7 von 35 Kapitel3_igitale_Grundschaltungen.doc

18 3.3.2 Beschreibung asynchron rückgekoppelter chaltungen mit Zustandsdiagrammen Asynchron rückgekoppelte chaltungen lassen sich durch Zustandsdiagramme beschreiben. Zustandsdiagramme sind eine grafische arstellung der logischen Funktion dieser chaltung in Abhängigkeit von ihren ückkopplungswerten. ie ückkopplungswerte werden als Zustände der chaltung bezeichnet und als Knoten eines Graphen dargestellt. ie erlaubten Übergänge bilden die Kanten des Graphen. en Kanten des Graphen sind die Werte der Eingangsvariablen zugeordnet, welche Übergänge in einen anderen Zustand spezifizieren. Beispiel: Zustandsgraph des -FlipFlops des vorhergehenden Abschnitts Beim -FlipFlop des vorhergehenden Abschnitts wird der Ausgang rückgekoppelt, er bildet das Zustandssignal dieser chaltung. kann die Werte oder annehmen, somit kann die chaltung zwei Zustände annehmen. Es ergibt sich damit der folgende Zustandsgraph:,=-,= = =,=,=- Ist die chaltung im Zustand, verharrt sie in diesem Zustand solange = gilt. er Wert - bedeutet, dass der Wert der ersten Variable egal ist, die zweite aber den Wert annehmen muss. Nehmen im Zustand die Eingangswerte, den Wert an, geht die chaltung in den Zustand über. Ist die chaltung im Zustand, verharrt sie in diesem Zustand solange = gilt. Wird jedoch = bei =, geht die chaltung in den Zustand über. Man erkennt, dass in beiden Zuständen und kein Übergang zur Eingangskombination,= spezifiziert ist. Es handelt sich damit um ein unvollständig spezifiziertes Zustandsdiagramm. Bei asynchronen chaltungen erfolgt ein Zustandsübergang sofort bei Änderung eines ignals Hazards bei asynchronen chaltungen Beim Entwurf asynchroner chaltungen muss beachtet werden, dass keine Hazards bei der Berechnung des Ausgangssignals auftreten, ansonsten kann eine chaltung völlig unerwartetes Verhalten zeigen. Zur emonstration soll eine chaltung mit zwei Eingängen A und B und einem Ausgang Y mit folgendem Verhalten entworfen werden: Wenn der Ausgang Y= ist, soll die chaltung dann den Ausgang auf setzen, wenn sowohl A= als auch B= gilt. Wenn der Ausgang Y= ist, soll die chaltung dann den Ausgang auf setzen, wenn A= und B= gilt. ie pezifikation führt zu folgendem KV-iagramm: Y A B Y * PI PI Man erkennt die beiden Primimplikanten PI = A B und PI = ( B) Y *. omit ergibt sich die disjunktive Minimalform bei gedachter Auftrennung des ückkopplungspfades zu: Y = PI PI = (A B) (( B) Y * ). eite 8 von 35 Kapitel3_igitale_Grundschaltungen.doc

19 Ein zugehöriges VHL-Modell mit einer Berücksichtigung der Gatterlaufzeiten ergibt sich wie folgt: entity async is generic ( td_inv: time := 2 ns; td_or: time := 2 ns; td_and: time := 2 ns ); port ( A,B: in Bit; Y: out Bit ); end async; architecture hazard of async is signal yi: Bit; signal pi, pi: Bit; signal notb: Bit; begin Y <= yi; pi <= A and B after td_and; pi <= notb and yi after td_and; notb <= not B after td_inv; yi <= pi or pi after td_or; end hazard; Nimmt man die eingestellten efaultwerte von 2ns für die Verzögerungen von Inverter, UN- und OE- Gatter, so erhält man die in folgendem Zeitdiagramm dargestellte imulation: Zunächst wird bei Y= das ignal A allein auf gesetzt und der Ausgang verharrt im Zustand. Ebenso verharrt der Ausgang auf, wenn allein das Eingangssignal B auf gesetzt wird. Werden beide ignale A und B zu gesetzt, nimmt der Ausgang zunächst den erwarteten Wert Y= ein. Wird der Eingang B wieder zurück zu gesetzt, sollte der Ausgang Y den Wert halten, er beginnt jedoch zu schwingen. er Grund dafür ist, dass beim Übergang der ignale A,B,Y * von zu in der gezeigten ealisierung der chaltung ein Hazard auftritt. amit nimmt der Ausgang Y mit der Verzögerung der Gatter kurzzeitig fälschlicherweise den Wert an. a der Ausgang wieder auf den Eingang der chaltung rückgekoppelt wird, tritt dieser Hazard nicht nur einmal auf, sondern führt zu dem beobachteten chwingen der chaltung. ie chaltung schwingt dabei zwischen den Kombinationen A,B,Y * = und A,B,Y * =. as hier beobachtete Verhalten hängt sehr stark von den Eigenschaften der Grundbauelemente (z.b. UN-, OE-Gatter, Inverter) ab, mit denen die chaltung aufgebaut wird. Es kann durchaus sein, dass statt des chwingens der Ausgang unerwartet den Wert annimmt oder beim Test auch das erwartete Verhalten auftritt. Insbesondere der letzte Fall ist sehr problematisch, da zunächst angenommen wird, die chaltung sei fehlerfrei. urch Temperaturänderung oder Alterung können sich jedoch die Eigenschaften der Bauteile ändern, so dass erst dann die chwachstelle im esign zu einem fehlerhaften Verhalten der chaltung führt. ie Beseitigung der chwachstelle erfolgt durch das Eliminieren des Hazards. azu wird, wie im vorhergehenden Abschnitt schon ausführlich diskutiert, der kritische Übergang durch Hinzufügen eines eite 9 von 35 Kapitel3_igitale_Grundschaltungen.doc

20 Primimplikanten, der die Hazardstelle überdeckt, beseitigt. Im Beispiel muss der Primimplikant p2 = A Y * der Gleichung zugefügt werden: Y = pi pi pi2 = (A B) (( B) Y * ) (A Y * ). ies führt zu einer zweiten architecture-beschreibung der chaltung in VHL: architecture no_hazard of async is signal yi: Bit; signal pi, pi, pi2: Bit; signal notb: Bit; begin Y <= yi; pi <= A and B after td_and; pi <= notb and yi after td_and; pi2 <= A and yi after td_and; notb <= not B after td_inv; yi <= pi or pi or pi2 after td_or; end no_hazard; ie imulation der chaltung zeigt, dass damit das unerwartete Verhalten der chaltung beseitigt ist und somit die vorgegebene pezifikation erfüllt wird: Vorgehen zum Entwurf einer asynchronen chaltung mit einem ückkopplungssignal Als Zusammenfassung zum Entwurf asynchroner chaltungen mit einem ückkopplungssignal soll nochmals das Vorgehen in egeln dargestellt werden:. arstellung der chaltung als kombinatorische chaltung durch gedankliches Auftrennen des ückkopplungspfades. 2. Aufstellen minimaler Gleichungen für die spezifizierte, kombinatorische Funktion. 3. Eliminieren von Hazards durch Hinzufügen eliminierbarer Primimplikanten. Zu Punkt 3 ist noch anzumerken, dass beim Einsatz von ynthesewerkzeugen darauf geachtet werden muss, dass das ynthesetool die hinzugefügten Primimplikanten nicht wieder eigenständig entfernt. Eine Teilaufgabe der ynthese ist gerade das automatisierte Erzeugen von Minimalformen boolescher Funktionen und damit das entfernen redundanter Terme. ies muss in diesem Fall durch Kennzeichnung der ignale, welche die Primimplikanten repräsentieren, verhindert werden Asynchrone chaltungen mit mehreren ückkopplungssignalen Bei asynchronen chaltungen mit mehr als einem ückkopplungssignal wird ein Zustand durch mehrere Bits beschrieben. Ein Zustand aus mehreren Bits wird als Zustandsvektor bezeichnet. Beim sorglosen Entwurf asynchroner, sequentieller chaltungen mit mehreren ückkopplungen kann die ituation entstehen, dass bei Änderung eines Eingangssignals eine Änderung des Zustandsvektors spezifiziert ist, welche mehrere Bits gleichzeitig ändert. eite 2 von 35 Kapitel3_igitale_Grundschaltungen.doc

21 ies ist beispielsweise in folgender ituation gegeben: Zustandsdiagramm Asynchron rückgekoppelte chaltung X= X= X Kombinatorische chaltung Y Y2 Eine chaltung soll vom Zustand Y2,Y= durch Änderung der Eingangsvariable X von auf in den Zustand Y2,Y= verzweigen. abei ändert sich das untere Zustandsbit von auf und das obere Zustandsbit von auf. Erfolgt die Änderung von X, setzt aufgrund der Laufzeiten ein sogenanntes ennen (englisch race) zwischen den beiden Zustandsbits ein, welches dazu führen kann, dass die chaltung schwingt oder im Zustand oder landet. ies ist durch die roten, gestrichelt gezeichneten Pfeile angedeutet. er Entwurf der vorgegebenen chaltung ergibt die folgende Wahrheitstabelle und zugehörige KV-iagramme: Y2 * Y * X Y2 Y Konjunktive ealisierung isjunktive ealisierung Y2 X Y X Y * Y * Y2 * Y2 * araus lassen sich die Gleichungen für Y und Y2 bestimmen: Y = (( Y2 * ) Y * ) (X Y2 * ( Y * )) Y2 = (Y2 * ( Y * )) (( X) ( Y2 * ) Y * ) Nachfolgender VHL-Code beschreibt diese Gleichungen mit exemplarischen Verzögerungen für Gatter und Inverter: entity async2 is generic ( td_inv: time := ns; td_gates: time := 3 ns ); port ( X: in Bit; Y,Y2: out Bit ); end async2; architecture race of async2 is signal yi, y2i: Bit; signal not_x, not_yi, not_y2i: Bit; begin not_x <= not X after td_inv; not_yi <= not yi after td_inv; not_y2i <= not y2i after td_inv; yi <= (not_y2i and yi) or (X and y2i and not_yi) after td_gates; y2i <= (y2i or not_yi) and (not_x or not_y2i or yi) after td_gates; Y <= yi; Y2 <= y2i; end race; ie nachfolgend im Zeitdiagramm dargestellte imulation der Beschreibung zeigt, dass zunächst ein unbedingter Übergang vom tartzustand auf den Zustand erfolgt. Beim Umschalten der Eingangsvariable X von auf eite 2 von 35 Kapitel3_igitale_Grundschaltungen.doc

22 zum Zeitpunkt 3ns kommt die chaltung wie vorhergesagt ins chwingen und beruhigt sich nicht. Beim ückschalten des Eingangs von zurück auf hätte die chaltung nach pezifikation eigentlich im Zustand verbleiben sollen, in der imulation kehrt sie jedoch in den Zustand zurück. Es stellt sich nun die Frage, wie solche aces der Zustandsbits vermieden werden können. Eine sichere Verhinderung von aces ergibt sich, wenn ausnahmslos Zustandsübergänge spezifiziert werden, deren Zustände sich nur in einem Bit unterscheiden. iese Übergänge werden als Einkomponentenübergänge bezeichnet. Betrachtet man die Einkomponentenübergänge, erkennt man, dass diese alle auf den Kanten eines Hyperkubus liegen. Weist ein Zustandsdiagramm Mehrkomponentenübergänge auf, kann es durch folgende Maßnahmen in ein iagramm mit Einkomponentenübergängen umgeformt werden:. Umnummerieren der Zustände, so dass die Bedingung erfüllt ist 2. Hinzufügen weiterer Zustandsbits (und damit weiterer ückkopplungen), so dass die gewünschten Einkomponentenübergänge der Zustände hergestellt werden können. 3. Einfügen von Zwischenzuständen, die unbedingt durchlaufen werden. Beispielsweise beseitigt die folgende Umnummerierung das Problem der betrachteten chaltung: X= X= 3.4 FlipFlop chaltungen FlipFlops dienen zum peichern von Information. as einfachste -FlipFlop wurde bereits als Beispiel in Abschnitt 3.3. vorgestellt. Es kann über ein ignal gesetzt und über ein ignal gelöscht werden. Bei weiteren FlipFlop-Typen kann die Zeitperiode, wann Informationen in das FlipFlop eingeschrieben werden können, über ignale qualifiziert werden. Man unterscheidet zwei Haupttypen: Pegel- und flankengesteuerte FlipFlops Pegelgesteuerte FlipFlops Pegelgesteuerte FlipFlops werden auch als zustandsgesteuerte FlipFlops oder als Latch bezeichnet. Pegelgesteuerte FlipFlops besitzen zwei Typen von Eingängen: Freigabesignal: Ein Freigabesignal G spezifiziert, wann der FlipFlop-Inhalt verändert werden darf. ieses ignal wird auch als Takt oder im Englischen auch als Gate-ignal bezeichnet. Wenn dieses ignal aktiv ist, kann der Inhalt des FlipFlops verändert werden. Ist es inaktiv, behalten die Ausgänge ihren augenblicklichen Zustand. eite 22 von 35 Kapitel3_igitale_Grundschaltungen.doc

23 ateneingänge: ie weiteren ignale dienen zum Einschreiben von aten in ein FlipFlop. ie bewirken ein etzen oder Löschen des Ausgangs bei aktivem Freigabesignal Pegelgesteuertes -FlipFlop Ein einfaches, pegelgesteuertes -FlipFlop erhält man, wenn man dem betrachteten -FlipFlop eine Freigabeschaltung voranstellt: G Man erkennt, dass mit G= der Wert an beiden Eingängen des einfachen -FlipFlops anliegt. Ist hingegen G=, werden die externen ignale und direkt an das FlipFlop angelegt. as pegelgesteuerte -FlipFlop lässt sich auch mittels Zustandsdiagramm beschreiben: (G=) (=) (G=) (=) (=) = = (G=) (=) (G=) (=) (=) Man erkennt im iagramm, dass ein Wechsel von = nach = und umgekehrt nur möglich ist, wenn G= gilt. Als chaltsymbole des pegelgesteuerten -FlipFlops ist links das IN-ymbol gezeichnet. echts ist ein ebenfalls gebräuchliches Blockschaltbildsymbol dargestellt, in dem der teuereingang mit einem kleinen echteck gekennzeichnet ist. G C G Pegelgesteuertes -FlipFlop Ein -FlipFlop besitzt einen ateneingang. er Wert dieses Eingangs wird in das -FlipFlop eingeschrieben, wenn die Freigabebedingung erfüllt ist. Beim pegelgesteuerten -FlipFlop ist die Freigabebedingung G=. amit lässt sich das Zustandsdiagramm des FlipFlops aufstellen: (G=) (=) (G=) (=) = = (G=) (=) (G=) (=) Aus dem Zustandsdiagramm lässt sich die Wahrheitstabelle und das KV-iagramm erstellen: * G G * ie gezeigten Primimplikanten werden alle in die Gleichung aufgenommen, um Hazardfreiheit zu gewährleisten (iehe Abschnitt ort wurde die vorliegende chaltung ausführlich diskutiert). amit ergibt sich die Gleichung des FlipFlops zu: = ( G) ( * ) (( G) * ) eite 23 von 35 Kapitel3_igitale_Grundschaltungen.doc

24 ie ealisierung der Gleichung führt zu folgender chaltung: G as pegelgesteuerte -FlipFlop kann auch dadurch hergeleitet werden, dass man beim pegelgesteuerten - FlipFlop den -Eingang direkt und den -Eingang invertiert mit dem -ignal verbindet: G Vorteil dieser chaltung gegenüber der ersten ist der etwas geringere chaltungsaufwand (8 gegenüber 9). Nachteil ist jedoch, dass maximal 3 Gatterstufen zwischen dem -Eingang und dem -Ausgang liegen. ie erste chaltung kommt hingegen mit zwei tufen aus und ist somit schneller. Nachfolgend ist links das IN-ymbol dargestellt. echts ist ein gebräuchliches Blockschaltbildsymbol gezeigt. G C G Flankengesteuerte FlipFlops Flankengesteuerte FlipFlops arbeiten synchron zu einem Taktsignal. Bei der steigenden (positiven) oder fallenden (negativen) Flanke des Taktes werden die übrigen Eingangssignale ausgewertet und der Ausgang des FlipFlops gegebenenfalls verändert. ie Flanke, bei der diese FlipFlops die Eingangssignale auswerten, wird als die aktive Flanke bezeichnet. er Takteingang flankengesteuerter Bausteine wird mit einem reieck gekennzeichnet. Nachfolgende Abbildung zeigt die Kennzeichnung von Komponenten, welche die positive und die negative Flanke des Takts auswerten. In der linken Komponente ist die positive Flanke des Taktes als aktive Flanke markiert, bei der mittleren und rechten Komponente wird hingegen die negative Flanke als aktive Flanke ausgewählt: positive Taktflanke negative Taktflanke nach IN alternative Kennzeichnung Clk Clk Clk Flankengesteuertes -FlipFlop Flankengesteuerte -FlipFlops besitzen einen Eingang, einen Takteingang Clk und einen Ausgang. er Wert des Eingangs wird bei der aktiven Flanke des Taktes in den Ausgang übernommen und bis zur nächsten aktiven Flanke gespeichert. ie chaltung muss also zwei Aufgaben erfüllen:. peicherung des Ausgangswertes zwischen zwei Taktflanken, eite 24 von 35 Kapitel3_igitale_Grundschaltungen.doc

25 2. Erkennung von aktiven Taktflanken Zustandsbeschreibung Beiden Aufgaben lassen sich mit einem gemeinsamen Zustandsdiagramm beschreiben, dieses iagramm kommt jedoch nicht mehr mit zwei Zuständen aus. Für die erste Aufgabe benötigt man einen Zustand für den Ausgangswert und einen für Wert. ie zweite Aufgabe wird ebenfalls mit zwei Zuständen modelliert. er erste Zustand gibt an, dass man sich vor einer aktive Flanke befindet, der zweite Zustand wird hinter einer aktiven Flanke eingenommen. Verbindet man die Anforderungen beider Aufgaben, so erhält man 2 2=4 Zustände: Zustand Z Z Z 2 Z 3 Z 4 Beschreibung Ausgangswert =, vor aktiver Taktflanke Ausgangswert =, hinter aktiver Taktflanke Ausgangswert =, vor aktiver Taktflanke Ausgangswert =, hinter aktiver Taktflanke Für ein -FlipFlop mit positiver Taktflanke ist im folgenden Zeitdiagramm das Fortschalten der Zustände verdeutlicht: Clk Zustand Z 2 Z Z 4 Z 3 Z 2 Z Z 2 Z Für dieses positiv getaktete -FlipFlop gilt die nachfolgende Wahrheitstabelle: Clk Z * Z Bemerkungen Z Z Warten auf aktive Flanke Z Z Warten auf aktive Flanke Z Z 2 Aktive Flanke mit =: Wechsel nach Z2 Z Z 4 Aktive Flanke mit =: Wechsel nach Z4 Z 2 Z Übergang auf Zustand vor der nächsten aktiven Taktflanke Z 2 Z Übergang auf Zustand vor der nächsten aktiven Taktflanke Z 2 Z 2 Warten auf Clk= Z 2 Z 2 Warten auf Clk= Z 3 Z 3 Warten auf aktive Flanke Z 3 Z 3 Warten auf aktive Flanke Z 3 Z 2 Aktive Flanke mit =: Wechsel nach Z2 Z 3 Z 4 Aktive Flanke mit =: Wechsel nach Z4 Z 4 Z 3 Übergang auf Zustand vor der nächsten aktiven Taktflanke Z 4 Z 3 Übergang auf Zustand vor der nächsten aktiven Taktflanke Z 4 Z 4 Warten auf Clk= Z 4 Z 4 Warten auf Clk= as Verhalten des FlipFlops lässt sich anschaulich in einem Zustandsdiagramm darstellen. Es stellt die gleiche Information wie die Wahrheitstabelle in kompakter Form dar: Clk Z = Clk Z 4 = Clk Clk ( ) Clk Clk Clk Clk Z 2 = Clk ( ) Z 3 = Clk In den Zuständen Z und Z 2 muss die chaltung den Ausgangswert =, in den Zuständen Z 3 und Z 4 den Wert = ausgeben. Man erkennt, dass mit Clk= die chaltung entweder im Zustand Z oder im Zustand Z3 verharrt. Bei der aktiven, positiven Flanke finden Zustandswechsel in Abhängigkeit vom Eingangssignal statt. iese Wechsel sind in obigem iagramm rot gekennzeichnet. owohl aus dem Zustand Z und auch aus Z 3 wechselt die chaltung bei der aktiven Taktflanke und = in den Zustand Z 2. Bei aktiver Taktflanke und = wechselt die eite 25 von 35 Kapitel3_igitale_Grundschaltungen.doc

26 chaltung hingegen nach Z 4. ie neu eingenommenen Zustände Z 2 und Z 4 werden mit Clk= gehalten, so dass ein chwingen der chaltung verhindert wird ealisierung des -FlipFlops ie ealisierung des FlipFlops ist als asynchron rückgekoppelte chaltung möglich. a es sich um eine chaltung mit mehreren ückkopplungssignalen handelt, muss das Auftreten von aces verhindert werden (siehe Abschnitt 3.3.5).Weiterhin muss, wie in Abschnitt ausgeführt, Hazardfreiheit gewährleistet werden. Zur Vermeidung von aces wird eine Kodierung der Zustände im Gray-Code empfohlen. etzt man diese Empfehlung für die betrachtete chaltung um, so erfüllt man diese beispielsweise mit der folgenden Kodierung: Zustand Z Kodierung (Z2,Z) Z Z 2 Z 3 Z 4 Am besten erkennt man dies im Zustandsdiagramm. Es gibt dort nur Zustandsübergänge zwischen Zuständen, deren Kodierung sich in einem einzelnen Bit unterscheidet: Clk Clk Clk Clk ( ) Clk Clk Clk Clk Clk ( ) Clk iese Kodierung hat zusätzlich den Vorteil, dass das obere Bit der Kodierung direkt den Ausgangswert bereitstellt. Zum Entwurf der asynchron rückgekoppelten chaltung wird die durch Wahrheitstabelle und alternativ durch Zustandsdiagramm beschriebene Logik in KV-iagramme übertragen. azu wird der ückkopplungspfad gedanklich aufgetrennt. Man erhält damit für jedes Zustandsbit ein iagramm: Z2 Clk Z Clk Z2 * Z2 * Z * Z * I 2 I2 2 I3 2 I4 2 I I2 I3 I4 I5 Zum Erzielen von Hazardfreiheit muss jeder kritische Übergang von einem ersten Primimplikanten zu einem zweiten durch einen dritten Primimplikanten abgedeckt werden. Im iagramm von Z2 erkannt man, dass alle gezeigten Primimplikanten auch Kern-Primimplikanten sind und somit für die ealisierung der Funktion benötigt werden. Weiterhin sind keine kritischen Übergänge vorhanden. Z2 = I 2 I2 2 I3 2 I4 2 = (( Z * ) Z2 * ) (( Clk) Z2 * ) ( Clk ( Z * )) ( Z2 * ) as iagramm von Z zeigt, dass die Primimplikanten I2 und I4 keine Kern-Primimplikanten sind. Nur einer der beiden wird zur ealisierung der Funktion benötigt. Lässt man jedoch I2 weg, entsteht ein kritischer Übergang zwischen I4 und I bzw. I3. Lässt man I4 weg, entsteht ein kritischer Übergang zwischen I2 und I5. omit werden zur Gewährleistung der Hazardfreiheit die beiden eliminierbaren Primimplikanten I2 und I4 in die Funktion einbezogen: Z = I I2 I3 I4 I5 = (( ) Clk ( Z2 * )) (( ) Clk Z * ) (Clk Z * ( Z2 * )) (( ) Z * Z2 * ) (( Clk) Z2 * ) eite 26 von 35 Kapitel3_igitale_Grundschaltungen.doc

27 Gatterschaltung Bei der chaltungsrealisierung kann man ausnutzen, dass die Primimplikanten I2 2 und I5 genau gleich sind. amit ergibt sich eine aus Gattern aufgebaute chaltung des betrachteten -FlipFlops: Clk I 2 I I2 2 I2 I3 2 Z2 I3 Z I4 2 I4 I VHL Beschreibung ie chaltung lässt sich mit Modellierung von Verzögerungen direkt in VHL beschreiben: entity _FlipFlop is generic ( td_inv: time := 2 ns; td_and2: time := 4 ns; td_and3: time := 5 ns; td_or4: time := 6 ns; td_or5: time := 7 ns ); port (, Clk: in Bit; : out Bit ); end _FlipFlop; architecture gate_level of _FlipFlop is signal Z2,Z: Bit; signal I_2, I2_2, I3_2, I4_2: Bit; signal I_, I2_, I3_, I4_, I5_: Bit; signal not, notclk, notz, notz2: Bit; begin Z2 <= I_2 or I2_2 or I3_2 or I4_2 after td_or4; I_2 <= notz and Z2 after td_and2; I2_2 <= notclk and Z2 after td_and2; I3_2 <= and Clk and notz after td_and3; I4_2 <= and Z2 after td_and2; Z <= I_ or I2_ or I3_ or I4_ or I5_ after td_or5; I_ <= not and Clk and notz2 after td_and3; I2_ <= not and Clk and Z after td_and3; I3_ <= Clk and Z and notz2 after td_and3; I4_ <= not and Z and Z2 after td_and3; I5_ <= I2_2; eite 27 von 35 Kapitel3_igitale_Grundschaltungen.doc

28 not <= not after td_inv; notclk <= not Clk after td_inv; notz <= not Z after td_inv; notz2 <= not Z2 after td_inv; <= Z2; end gate_level; Eine kurze imulation zeigt, wie die Zustände leicht zeitverzögert zu den Eingangssignalen umschalten. abei zeigt die chaltung das gewünschte Verhalten. Eine Verifikation des entworfenen FlipFlops bedarf natürlich einer deutlich intensiveren Prüfung, beim Test müssen möglichst alle kritischen Übergänge der Eingangssignale überprüft werden IN-ymbol Nachfolgend ist links das chaltsymbol des flankengesteuerten -FlipFlops und rechts ein alternatives Blockschaltbildsymbol dargestellt: IN-ymbol alternatives ymbol Clk C Clk Im IN-ymbol kennzeichnet die Bezeichnung C den Takt, die Bezeichnung kennzeichnet, dass der Eingang in Abgängigkeit von Takt auf den Ausgang geschaltet wird. Im alternativen ymbol soll der Pfeil den Transfer des Wertes von nach während der aktiven Taktflanke andeuten. Für das FlipFlop lässt sich auch eine kompakte Wahrheitstabelle angeben. arin steht der Bindestrich - für einen beliebigen Eingangswert und der Pfeil nach oben für die steigende Taktflanke: Clk - * - * FlipFlop mit asynchronem etz- und ücksetzsignal Flankengesteuerte -FlipFlops besitzen oft noch einen zum Takt asynchronen etz- und ücksetzeingang und. amit entsteht eine Kombination aus dem flankengesteuerten -FlipFlop und dem in Abschnitt 3.3. hergeleiteten, einfachen -FlipFlop. eite 28 von 35 Kapitel3_igitale_Grundschaltungen.doc

29 Nachfolgende Tabelle beschreibt das Verhalten: Clk - * - * * Im folgenden ist in das Zustandsdiagramm des -FlipFlops ein ücksetzsignal eingearbeitet. ie Änderungen am bisherigen Zustandsdiagramm sind rot gekennzeichnet: ( ) ( Clk) ( ) Clk ( ) Clk ( ) Clk Z Z 4 ( ) ( Clk) ( ) Clk ( ) ( ) ( Clk) Z 2 Z 3 ( ) Clk ( ) Clk ( ) ( Clk) Man erkennt, dass unabhängig vom Takt Clk direkt oder in zwei chritten in den Zustand Z 2 verzweigt wird. ieser Zustand wird zumindest solange gehalten, wie = ist. Mit = arbeitet die chaltung genau so, wie sie ohne ücksetzsignal beschrieben ist. In gleicher Weise kann auch das etzsignal in das Zustandsdiagramm und damit in den Entwurf des FlipFlops eingearbeitet werden. Aus Gründen der Übersichtlichkeit wurde dies in obigem iagramm nicht durchgeführt. as chaltsymbol des -FlipFlops mit asynchronen ücksetzsignalen fügt im IN-ymbol einen etz- und ücksetzeingang hinzu, der nicht vom Takt gesteuert ist: IN-ymbol alternatives ymbol Clk C Clk Im alternativen ymbol werden die asynchronen etz- und ücksetzeingänge so gezeichnet, dass sie nicht mit dem Transferpfeil in Verbindung gebracht werden. In obigem ymbol sind sie daher oben und unten angezeichnet, damit wird die Unabhängigkeit vom Takt ausgedrückt Weitere flankengesteuerte FlipFlop Typen In der igitaltechnik werden weitere flankengesteuerte FlipFlop-Typen verwendet. iese kann man in gleicher Art und Weise wie das -FlipFlop entwerfen. ies ist sinnvoll, wenn eine Bibliothek von Grundelementen erstellt werden soll. Alternativ kann man aber auch das -FlipFlop (oder auch die anderen FlipFlop-Typen) als Grundelement nehmen und daraus weitere FlipFlop-Typen ableiten Flankengesteuertes -FlipFlop as flankengesteuerte -FlipFlop besitzt folgende kompakte Wahrheitstabelle: Clk - - * * * - - * eite 29 von 35 Kapitel3_igitale_Grundschaltungen.doc

30 er Ausgang wird also bei, = mit der aktiven Taktflanke auf und bei, = auf geschaltet. ie Eingangskombination, = bewirkt bei der aktiven Taktflanke ein unspezifiziertes Verhalten. Alle übrigen Eingangskombinationen verändern den Ausgang des FlipFlops nicht. as IN-ymbol des flankengesteuerten -FlipFlops ist nachfolgend gezeigt: IN-ymbol Clk C Ein Entwurf des -FlipFlops ist in gleicher Art und Weise möglich, wie dieser im vorhergehenden Abschnitt für das -FlipFlop durchgeführt wurde. ies soll an dieser telle nicht wiederholt werden, sondern bleibt dem Leser als Übung überlassen. teht ein -FlipFlop zur Verfügung, kann vor dessen -Eingang eine chaltung vorgesetzt werden, welche die ignale, und auf den -Eingang abbildet, so dass die gesamte chaltung das Verhalten eines flankengesteuerten -FlipFlops zeigt: Kombinatorische chaltung Clk -FlipFlop C ie folgende Wahrheitstabelle beschreibt die benötigte kombinatorische Funktion. Im zugehörigen KV- iagramm sind die benötigten Primimplikanten markiert: - - * * - * amit ergibt sich die Gleichung für den FlipFlop-Eingang : = (( ) ). Man erhält somit die folgende chaltung für ein flankengesteuertes -FlipFlop bei gegebenem -FlipFlop: Clk -FlipFlop C Will man dieses Vorgehen in VHL modellieren, muss man eine bereits verfügbare Komponente in eine neue Komponente einbauen. ies soll in nachfolgendem VHL-Beispiel durchgeführt werden. ie entity ist frei von Architekturdetails. omit lässt sich diese für ein -FlipFlop wie bereits bekannt beschreiben. Es soll in diesem Beispiel keine Zeitverzögerung modelliert werden, daher wurde die generische Parameterliste weggelassen. In der port-parameterliste sind die Ein- und Ausgangssignale der chaltung gelistet: entity _FlipFlop is port (,, Clk: in Bit; : out Bit ); end _FlipFlop; eite 3 von 35 Kapitel3_igitale_Grundschaltungen.doc

31 Zur Beschreibung der Architektur des -FlipFlops soll die vorhandene Komponente _FlipFlop aus Abschnitt verwendet werden: architecture gate_level of _FlipFlop is component _FlipFlop -- kein "is" an dieser telle!! generic ( td_inv: time := 2 ns; td_and2: time := 4 ns; td_and3: time := 5 ns; td_or4: time := 6 ns; td_or5: time := 7 ns ); port (, Clk: in Bit; : out Bit ); end component; signal di: Bit; -- internes -ignal signal qi: Bit; -- internes -ignal begin di <= or ((not ) and qi); -- Vorgeschaltete Kombinatorik <= qi; -- Ausgangsignal verbinden -- Instanz von "_FlipFlop" mit Namen "FF" erzeugen FF: _FlipFlop port map(=>di, Clk=>Clk, =>qi); end; In der Architektur wird zunächst die zu verwendende Komponente _FlipFlop bekannt gemacht. ies geschieht mit der component-anweisung. ie hat eine ähnliche Funktion wie ein Funktionsprototyp in C oder C++, sie macht das Interface der Komponente bekannt. Für die Verzögerungszeiten sind efault-timingwerte vorgegeben. er Bezug zwischen der component-anweisung und der zugehörigen entity erfolgt über den Namen. Beide sind mit dem gleichen Namen _FlipFlop bezeichnet. Beim Erzeugen einer Instanz des -FlipFlops, muss zunächst ein Instanzname vergeben werden. In obigem Beispiel erhält die Instanz den Namen FF. Falls in einer Architektur mehrere Instanzen des gleichen Komponententyps erzeugt werden, lassen sie sich über diese Namen unterscheiden. ie generische Parameterliste ist weggelassen, damit werden die in der component-anweisung spezifizierten efault-werte verwendet. In der port-parameterliste werden den formalen Ein- und Ausgangssignalen der Komponente aktuelle ignale der Architektur zugeordnet. amit ist die Komponente mit den ignalen der Architektur verbunden. In dem Beispiel ist eine benannte Zuordnung (named association) zwischen formalen und aktuellen Parametern verwendet. em links stehenden formalen Parameter wird mittels des => -Operators der rechts stehende aktuelle Parameter zugeordnet. Möchte man Verzögerungszeiten der eingebundenen Komponente setzen (z.b. auf den Wert, um die Timing- imulation abzuschalten), muss man beim Instanzieren der Komponente die generische Parameterliste angeben und darin die Zeiten auf den gewünschten Wert (im Beispiel ) setzen. ie Anweisung zur Erzeugung einer Instanz lautet dann beispielsweise: FF: _FlipFlop generic map(td_inv=> ns, td_and2=> ns, td_and3=> ns, td_or4=> ns, td_or5=> ns ) port map(=>di, Clk=>Clk, =>qi); Es ist zu beachten, dass die gesamte Instanzierung eine Anweisung ist und somit erst hinter der port- Parameterliste das abschließende Komma in der VHL-yntax steht, hinter der generic-parameterliste steht kein emikolon! JK-FlipFlop as JK-FlipFlop besitzt die teuereingänge J und K. ie Bezeichnung der Eingänge stammt vom Englischen Jump und Kill. ieses FlipFlop arbeitet wie das -FlipFlop wenn man das ignal J mit und das ignal K mit gleichsetzt. Beim JK-FlipFlop ist jedoch die Kombination J,K= spezifiziert, mit dieser Eingangskombination wechselt der Ausgang bei jeder aktiven Taktflanke seinen Zustand. Man erhält somit die folgende Wahrheitstabelle: eite 3 von 35 Kapitel3_igitale_Grundschaltungen.doc

32 J K Clk - - * * * - - * Nachfolgend ist das IN-ymbol des JK-FlipFlops gezeigt: IN-ymbol J J Clk C K K Eine ealisierung unter Verwendung eines -FlipFlops (in Analogie zum vorgestellten Entwurf des flankengesteuerten -FlipFlops, siehe Abschnitt ) bildet die Eingänge J und K sowie den Ausgang auf den -Eingang eines eingebetteten -FlipFlops ab: J K - - omit ergibt sich die Ansteuerfunktion für den -Eingang zu: = (J ( )) (( K) ) K Eine direkte ealisierung kann von dem folgenden Zustandsdiagramm abgeleitet werden: J Clk Clk J Clk Clk ( J) Clk Clk Clk ( K) Clk Clk K Clk ie Zustände und bewirken, wie auch beim Zustandsdiagramm des -FlipFlops (Abschnitt ), einen Ausgangswert von =, die beiden anderen Zustände und bewirken einen Ausgangswert =. Man erkennt, dass eine Eingangskombination J,K= nur einen Wechsel zwischen und bzw. zwischen und bewirkt. ie Eingangskombination J,K= bewirkt einen Übergang zu und anschließend ein Wechsel zwischen und. ie Kombination J,K= bewirkt einen Übergang zu und anschließend ein Wechsel zwischen und. ie letzte Kombination J,K= kreist in der Zustandsreihenfolge,,, und zurück zu. amit tritt der gewünschte Wechsel zwischen den Ausgangswerten = und = synchronisiert mit der aktiven Taktflanke ein. ie Umsetzung des Zustandsdiagramms in eine chaltung bleibt dem Leser als Übung überlassen T-FlipFlop as T-FlipFlop ermöglicht, gesteuert von einem Eingang T, das Halten oder das Wechseln des Ausgangs. Mit T= wird der Ausgang gehalten, mit T= wechselt der Ausgang mit der aktiven Taktflanke. er Name des FlipFlops stammt von der englischen Bezeichnung toggle. eite 32 von 35 Kapitel3_igitale_Grundschaltungen.doc

33 Folgende Wahrheitstabelle fasst dieses Verhalten zusammen: T Clk - * * * - * ie einfachste ealisierung des T-FlipFlops erfolgt unter Verwendung des JK-FlipFlops. Verbindet man dort die Eingänge J und K, erhält man direkt ein T-FlipFlop. Übung: ealisieren ie ein JK-FlipFlop unter Verwendung eines T-FlipFlops und vorgeschalteter kombinatorischer chaltung. Beschreiben ie das FlipFlop in VHL unter Verwendung einer Komponente T_FlipFlop Analyse eines -FlipFlops 7474 der TTL-erie Aus dem atenblatt des FlipFlops der TTL-erie von Texas Instruments wurde das nachfolgende chaltbild entnommen. Es zeigt die Gatterschaltung eines flankengesteuerten FlipFlops welches aus einfachen -FlipFlops aufgebaut ist. as chaltbild wurde um die rot dargestellte Kennzeichnung der Gatter und ückkopplungssignale ergänzt: U U2 Z U5 U3 U6 Z3 U4 Z2 Ein Umzeichnen des chaltplans hebt die drei mit Z, Z2 und Z3 bezeichnet ückkopplungssignale noch deutlicher hervor: Preset Clear Clock U U3 U5 Es ist zu beachten, dass die ignale Preset und Clear den Wert als aktiven Wert verwenden. ie müßten daher eigentlich invertiert in den chaltplänen eingetragen werden. Aus Gründen der Kompatibilität mit der Originalschaltung wird jedoch die dort verwendete Bezeichnung beibehalten. Will man ein Zustandsdiagramm für die chaltung aufzustellen, besteht dies bei 3 ückkopplungssignalen aus 2 4 =6 Zuständen. ie Übergänge zwischen den Zuständen werden durch die Eingangssignale bestimmt. Nachfolgende Wahrheitstabelle analysiert das FlipFlop im Betriebszustand, d.h. die Eingänge Preset und Clear sind zu gesetzt. er Vektor Z der ückkopplungssignale wird aufgetrennt und als Z* am Eingang berücksichtigt: U2 U4 U6 Z Z2 Z3 eite 33 von 35 Kapitel3_igitale_Grundschaltungen.doc

34 Clock Z* Z Clock Z* Z Clock Z* Z Clock Z* Z Mit den Informationen aus der Wahrheitstabelle wird das Zustandsdiagramm aufgestellt. Bei jedem Übergang sind die Werte für die ignale Clock und angegeben. Zur besseren Übersicht sind alle Übergänge farbig gekennzeichnet: Übergänge mit Clock= sind rot und Übergänge mit Clock= blau gekennzeichnet. as Zustandsdiagramm zeigt mehrere Mehrkomponentenübergänge (z.b.,,...) auf. aher ist zu befürchten, dass in der chaltung aces auftreten. ie chaltung verletzt somit die esignkriterien für asynchron rückgekoppelte chaltungen. Ob auch mögliche Hazard-gefährdete Übergänge vorhanden sind, kann eine Analyse der Primimplikanten (z.b. im KV-iagramm) zeigen. ies wird an dieser telle nicht ausgeführt und bleibt dem Leser als Übung überlassen. er erste Eindruck, dass die chaltung in der vorliegenden Form problematisch ist, wird durch eine VHL- imulation mit einfachem Zeitmodell bestätigt. ie nachfolgende VHL-Beschreibung verwendet für alle NAN-Gatter eine einheitliche Verzögerungszeit td_nand, welche (alternativ zu einer generischen Parameterliste) als Konstante in der entity-vereinbarung spezifiziert ist: entity ff74 is port( Clk,: in Bit; npreset, nclear: in Bit;, n: out Bit ); constant td_nand: time := 2 ns; end ff74; architecture test of ff74 is signal u, u3, u5: Bit; signal Z: Bit_vector (3 downto ); begin Z() <= not (u and Clk and nclear) after td_nand; Z(2) <= not (u3 and and nclear) after td_nand; Z(3) <= not (u3 and u5 and nclear) after td_nand; u <= not (Z() and Z(2) and npreset) after td_nand; u3 <= not (Clk and Z() and Z(2)) after td_nand; u5 <= not (Z() and Z(3) and npreset) after td_nand; <= u5; n <= Z(3); end test; eite 34 von 35 Kapitel3_igitale_Grundschaltungen.doc

35 Zum Testen der chaltung wurde eine Änderung von in der Nähe der aktiven Taktflanke durchgeführt, was normalerweise in einem Zeitfenster vor und nach der aktiven Taktflanke (etup- und Hold-Zeit) nicht erlaubt ist. Trotzdem ist es wünschenswert, wenn FlipFlops auch in diesem Fall ein stabiles Verhalten zeigen. ie nachfolgend gezeigte imulation zeigt jedoch chwingungen auf, die in dem Beispiel erst bei der nächsten aktiven Taktflanke beendet werden. ie beobachteten Probleme müssen nicht zwangsläufig mit realen 7474-Bausteinen auftreten. ie dargestellte chaltung ist nur ein funktionales Modell des Bausteins und zeigt keine genaue physikalische Implementierung auf dem Halbleiter. as imulationsergebnis des Beispiels ist durch die Funktion und auch durch das gewählte Zeitmodell (siehe Abschnitt VHL) bestimmt, welches das Verhalten der Hardware bis zu einem gewissen Grade annähert, jedoch nicht unbedingt exakt beschreibt. Trotzdem besteht die Befürchtung, dass das beobachtete Problem auch mit realen Bausteinen dieses Typs auftritt. Bei diesem Baustein sollte somit auf jeden Fall eine Änderung des -Eingangs in zeitlicher Nähe der positiven, aktiven Taktflanke vermieden und daher die etup- und Hold-Zeiten unbedingt eingehalten werden. eite 35 von 35 Kapitel3_igitale_Grundschaltungen.doc