Entwicklung eines FPGA-basierten 128-Kanal Time-to-Digital Converter für Teilchenphysik-Experimente

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1 Entwicklung eines FPGA-basierten 28-Kanal Time-to-Digital Converter für Teilchenphysik-Experimente Maximilian Büchele Fakultät für Mathematik und Physik Albert-Ludwigs-Universität Freiburg

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3 Entwicklung eines FPGA-basierten 28-Kanal Time-to-Digital Converter für Teilchenphysik-Experimente Diplomarbeit vorgelegt von Maximilian Büchele Physikalisches Institut Albert-Ludwigs-Universität Freiburg Januar 22

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5 Inhaltsverzeichnis Einleitung 2 Physikalische Grundlagen 5 2. Der Spin des Nukleons Tief-inelastische Lepton-Nukleon-Streuung Parton-Verteilungsfunktionen Unpolarisierte Parton-Verteilungsfunktionen Polarisierte Parton-Verteilungsfunktionen Generalisierte Partonverteilungen Kinematische Variablen Grenzfälle der GPD Phänomenologische Interpretation der GPD Tief-virtuelle Compton-Streuung Das COMPASS-II-Experiment 7 3. Der Teilchenstrahl Das Target Das Spektrometer Spurdetektoren Teilchenidentifikation Energiemessung Das Triggersystem Das Datennahmesystem Das GANDALF Framework Die Hauptplatine Schnittstellen Takt- und Triggersignale Modularität Die digitale Aufsteckkarte Die analoge Aufsteckkarte Die GIMLI-Aufsteckkarten Software Das CPLD Interface Das TCS Interface Time-to-Digital Converter Konzepte

6 iv Inhaltsverzeichnis 5.2 Kenngrößen Charakteristische Fehler Field Programmable Gate Array Der Xilinx Virtex-5 FPGA Aufbau des FPGA Taktsignale im FPGA Clock Management Tiles Entwurfsablauf FPGA-Implementierung des M-TDC Das TDC-Register Generierung der Taktsignale bin TDC-Entwurf Trigger Matching Das S-LINK Interface Partitionierung und Floorplanning F-Block Datenauslese Die S-LINK-Auslese Alternative Schnittstellen Verifikation 8 8. Messung der differentiellen und integralen Nichtlinearität Zeitauflösung Vergleichsmessung mit dem F-TDC Chip am COMPASS-II-Experiment 9 9 Zusammenfassung und Ausblick A Constraints des Datensignalroutings eines TDC-Registers 3 B Floorplan 7 C Partitionen 9 Literaturverzeichnis

7 . Einleitung Nach dem Standardmodell der Teilchenphysik ist die uns umgebende Materie aus Leptonen und Hadronen aufgebaut. Die Leptonen wie beispielsweise das Elektron sind Elementarteilchen, wohingegen die Hadronen wie das Nukleon eine Substruktur aufweisen. Messungen des anomalen magnetischen Moments des Nukleons [] ließen die Annahme zu, dass sich das Nukleon aus weiteren Elementarteilchen zusammensetzt. Weitere Hinweise wurden durch die Entdeckung einer Vielzahl von Baryonen und Mesonen, in die man die Hadronen unterteilt, in der Höhenstrahlung und an Teilchenbeschleunigern geliefert. In Streuexperimenten konnte Ende der sechziger Jahre bestätigt werden, dass Hadronen aus punktförmigen Teilchen aufgebaut sind. Das theoretische Modell zur Beschreibung der Substruktur von Hadronen ist als Quark-Parton-Modell bekannt. Heute werden die Partonen mit den Quarks und den Gluonen identifiziert. Das Nukleon besteht demnach aus drei Valenzquarks, die von den Sea-Quarks (Quark- Antiquark-Paare) und den Gluonen, den Austauschteilchen der starken Wechselwirkung, umgeben sind. In vielen Hochenergiephysik-Experimenten wurde in den letzten Jahrzehnten die Impulsverteilung der Konstituenten des Nukleons gemessen, die durch die Parton-Verteilungsfunktionen parametrisiert werden. Eine Fragestellung, die bis heute nicht vollständig verstanden ist, beschäftigt sich mit der Spinstruktur des Nukleons. Ein naives Modell, nach dem sich der Spin des Nukleons aus den Spinbeiträgen der drei Valenzquarks zusammensetzt, wurde durch Messungen des EMC -Experiments am CERN 2 Ende der achtziger Jahre widerlegt [2]. In den letzten Jahren wurde die Gluon-Polarisation am COMPASS 3 -Experiment am CERN gemessen, mit dem Ergebnis, dass sich entgegen der Erwartung der Spin des Nukleons nicht nur mit den Spinbeiträgen der Quarks und Gluonen erklären lässt, da der Beitrag der Gluonen dafür zu gering ist. Ein vielversprechendes theoretisches Konzept für die Beschreibung des Aufbaus des Nukleons liefern die generalisierten Partonverteilungen, durch die es erstmals European Muon Collaboration 2 Conseil Européen de la Recherche Nucleaire 3 Common Muon and Proton Apparatus for Structure and Spectroscopy

8 2. Einleitung möglich sein könnte, die totalen Drehimpulse der Quarks und Gluonen direkt zu bestimmen. Die generalisierten Partonverteilungen sollen am COMPASS-II-Experiment in exklusiven Prozessen wie der tief-virtuellen Compton-Streuung gemessen werden. Die physikalischen Grundlagen zur Beschreibung des inneren Aufbaus des Nukleons sowie der Zusammenhang der generalisierten Partonverteilungen mit der tief-virtuellen Compton-Streuung werden in Kapitel 2 erläutert. Für die Durchführung dieser Messungen findet momentan ein Upgrade der Spektrometerkomponenten sowie die Integration weiterer Nachweissysteme in das bestehende COMPASS- Experiment statt [3]. Das COMPASS-II-Experiment, dessen Aufbau in Kapitel 3 beschrieben wird, ist ein Fixed-Target -Experiment, bei dem ein hochenergetischer Teilchenstrahl an ruhenden Protonen oder Neutronen gestreut wird. Der Nachweis der gestreuten Teilchen erfolgt in einem zweistufigen Spektrometer in Vorwärtsrichtung. Für die präzise Rekonstruktion der Teilchentrajektorien werden die Zeitmarken der in den Spurdetektoren registrierten physikalischen Ereignisse von Time-to-Digital Converter (TDC) gemessen und in digitaler Form aufgezeichnet. Ziel dieser Arbeit ist die Entwicklung eines FPGA 4 -basierten Time-to-Digital Converter, im folgenden M-TDC genannt, für den Einsatz am COMPASS-II-Experiment. Die digitalen Detektorsignale werden vom sogenannten GANDALF 5 -Modul entgegengenommen, das an der Universität Freiburg entwickelt wurde. Das GAN- DALF Framework stellt ein elektronisches Auslesesystem zur Digitalisierung und Echtzeitanalyse von Detektorsignalen dar und wird in Kapitel 4 beschrieben. Die Verarbeitung der Detektorsignale erfolgt in einem Xilinx Virtex-5 FPGA, in dem die TDC-Firmware implementiert wird. Ein GANDALF-Modul kann als TDC-Einheit insgesamt 28 differentielle Eingangssignale entgegennehmen. Daraus leitet sich die Spezifikation des M-TDC ab, 28 TDC-Kanäle verarbeiten zu können. Für die Durchführung präziser Flugzeitmessungen muss die Messgenauigkeit besser als die Zeitauflösung der Spurdetektoren sein, so dass eine TDC-Zeitauflösung besser als ps angestrebt wird. Das Herzstück des M-TDC ist eine Trigger Matching Einheit. Anhand eines extern erzeugten Triggersignals, das im COMPASS-II-Experiment die interessanten Ereignisse definiert, werden die gespeicherten TDC-Messwerte ausgewählt und zum Datennahmesystem gesendet. Aufgrund der begrenzten Logikresourcen des FPGA wird für die Zeitmessung ein Shifted Clock Sampling Algorithmus verwendet. Dabei wird das TDC-Register von 6 äquidistant phasenverschobenen Taktsignalen getaktet. Diese werden mit zwei PLL 6 im FPGA generiert. Bei dieser Methode muss eine minimale Laufzeitdifferenz des Datensignals zu den 6 Flipflop des TDC-Registers gewährleistet sein. Das Signalrouting kann bei der Implementierung des FPGA-Entwurfs nur indirekt beeinflusst werden. Eine große Herausforderung des Projektes liegt daher im homogenen Placement und Routing der Komponenten des TDC-Registers für alle 28 Eingangssignale. 4 Field Programmable Gate Array 5 Generic Advanced Numerical Device for Analytic and Logic Functions 6 Phase Locked Loop

9 In Kapitel 5 werden neben der Funktionsweise und den Kenngrößen eines TDC verschiedene TDC-Konzepte vorgestellt. Die Beschreibung der wichtigsten Komponenten des verwendeten FPGA erfolgt in Kapitel 6. Das Thema von Kapitel 7 ist die FPGA-Implementierung des M-TDC. Kapitel 8 zeigt die Messung der differentiellen und integralen Nichtlinearität sowie der Zeitauflösung des M-TDC. Zusätzlich wurde die Funktion des M-TDC mit einem unabhängigen Messgerät verifiziert, indem am COMPASS-II-Experiment parallel zum momentan eingesetzten F-TDC 28 Kanäle eines szintillierenden Faserhodoskops ausgelesen wurden. 3

10 4. Einleitung

11 2. Physikalische Grundlagen In diesem Kapitel werden die physikalischen Grundlagen zur Untersuchung der Spinstruktur des Nukleons behandelt. Die tief-inelastische Lepton-Nukleon-Streuung bildet den Ausgangspunkt für die Untersuchung des inneren Aufbaus des Nukleons, anhand der das Konzept der Parton-Verteilungsfunktionen eingeführt wird. Auf universelle Weise wird das Nukleon durch generalisierte Partonverteilungen beschrieben, die ebenfalls Gegenstand dieses Kapitels sind. Mit den generalisierten Partonverteilungen ist es erstmals möglich, die Drehimpulsbeiträge der Quarks und Gluonen zum Spin des Nukleons direkt zu bestimmen. Abschließend wird der Mechanismus der tief-virtuellen Compton-Streuung vorgestellt, über die im COMPASS- II-Experiment generalisierte Partonverteilungen gemessen werden sollen.

12 6 2. Physikalische Grundlagen 2. Der Spin des Nukleons Der Spin wird in Einheiten der Planck-Konstante h angegeben und beträgt für Nukleonen 2 h. Das Nukleon ist aus Quarks, die den Spin 2 h tragen, sowie Gluonen mit Spin h aufgebaut. Der Spin des Nukleons kann als Summe der totalen Drehimpulse J q und J g seiner Konstituenten geschrieben werden [4] J h = 2 = J q + J g, (2.) so dass sich der Gesamtspin aus den Beiträgen der Quarks und Antiquarks Σ und der Gluonen G sowie aus deren Drehimpulsbeiträgen L q und L g zusammensetzt: S h = 2 = 2 Σ + G + L q + L g. (2.2) Die Helizitätsbeiträge Σ, 3 und G, 2, 3 [5] sind in vorangegangenen Experimenten bestimmt worden, wohingegen die Größen der Drehimpulsbeiträge L q und L g unbekannt sind. Einen Zugang zu den totalen Drehimpulsen J q und J g ermöglichen die generalisierten Partonverteilungen (GPD 2 ), auf die in Abschnitt 2.4 eingegangen wird. Der Zusammenhang zwischen den GPD H f und E f und den totalen Drehimpulsen der Quarks bzw. Gluonen ist durch die Summenregel von X. Ji gegeben [6]: J f = 2 lim dx x [ H f (x, ξ, t) + E f (x, ξ, t) ]. (2.3) t Die Variablen in Gleichung 2.3 sind in Abschnitt 2.4 definiert. Im COMPASS-II- Experiment sollen die generalisierten Partonverteilungen gemessen werden. Einen experimentellen Zugang bietet unter anderem die tief-virtuelle Compton-Streuung, auf die in Abschnitt 2.5 eingegangen wird. 2.2 Tief-inelastische Lepton-Nukleon-Streuung Die tief-inelastische Lepton-Nukleon-Streuung (DIS 3 ) gibt Aufschluss über den inneren Aufbau des Nukleons. Dabei streut ein Lepton l an einem Quark des Nukleon N, wobei im für COMPASS-II relevanten Energiebereich ein virtuelles Photon γ ausgetauscht wird. Das Nukleon wird in einen angeregten Zustand versetzt oder das Die Q 2 -Abhängigkeit der betrachteten Größen wird im Folgenden vernachlässigt. 2 Generalized Parton Distributions 3 Deep Inelastic Scattering

13 2.3. Parton-Verteilungsfunktionen 7 gestreute Quark kann das Nukleon verlassen und fragmentiert in ein oder mehrere Hadronen X: l + N l + X. (2.4) Wenn nur das gestreute Lepton l nachgewiesen wird, spricht man von inklusiver Streuung. Bei der semi-inklusiven Streuung wird zusätzlich mindestens ein Hadron nachgewiesen. Werden alle Teilchen des hadronischen Endzustands gemessen, so spricht man von exklusiver Streuung. Die wichtigsten kinematischen Größen sind in Tabelle 2. angegeben. Eine schematische Darstellung der tief-inelastischen Lepton-Nukleon-Streuung zeigt Abbildung 2.. Tabelle 2.: Kinematische Variablen der DIS. p = (E, p) lab = (E,,, p ) Viererimpuls des einlaufenden Leptons p = (E, p ) Viererimpuls des auslaufenden Leptons P = (E p, P ) lab = (M,,, ) Viererimpuls des Protons q = p p Viererimpuls des virtuellen Photons lab ν = P q M y = P q P p = E E Energieverlust des gestreuten Leptons lab Q 2 = q 2 lab 4EE sin 2 ϑ 2 = ν Relativer Energieverlust des gestreuten Leptons E negatives Quadrat des Viererimpulses des virtuellen Photons x Bj = Q2 lab 2.3. Parton = Q2 Bjorken-Skalenvariable 2P qdistribution 2Mν Functions 7 p µ µ p γ * q N P u u d h h π π + Abbildung 2.: Die semi-inklusive tief-inelastische Lepton-Nukleon-Streuung [7]. Figure 2.: Simplified schematic diagram of semi-inclusive deep inelastic scattering [9]. 2.3 Parton-Verteilungsfunktionen While the former tensor can be calculated in QED the second expression for the soft hadronic part can be parametrized with parton distribution functions (PDFs). The cross section in (2.6) can be expressed by using the structure functions F and F 2 for DIS on unpolarized nucleons [3]: Bei inelastischen Streuprozessen gibt es zwei freie Parameter, für die üblicherweise die Virtualität des Photons Q 2 und die Bjorken-Skalenvariable x Bj gewählt werden. [ ( ) ] d 2 σ dx Bj dy = 4πα2 x Bj yq 2 y 2 x Bj F (x Bj ) + y x2 Bj y2 M 2 Q 2 F 2 (x Bj ). (2.7)

14 8 2. Physikalische Grundlagen x Bj ist ein Maß für die Inelastizität der Streuung, wobei für elastische Prozesse x Bj = und bei inelastischen Prozessen < x Bj < gilt. Der inelastische Streuprozess kann in einen harten leptonischen Teil und einen weichen hadronischen Teil separiert werden, sodass der differentielle Wirkungsquerschnitt der DIS in Abhängigkeit von Q 2 und x Bj als Produkt eines leptonischen Tensors L µν und eines hadronischen Tensors W µν geschrieben werden kann [8, 9]: d 2 σ dωde = α2 em Q 4 E E L µνw µν. (2.5) Der leptonische Tensor wird in perturbativer Quanten-Elektro-Dynamik (QED) berechnet und beschreibt die Streuung des virtuellen Photons an einem Quark. Dagegen kann der hadronische Tensor nur durch experimentell bestimmte Parton-Verteilungsfunktionen (siehe Abschnitt 2.3) parametrisiert werden. Der Wirkungsquerschnitt wird durch die vier dimensionslosen Strukturfunktionen F, F 2, g und g 2 ausgedrückt, wobei F (x Bj ) und F 2 (x Bj ) die Streuung an einem unpolarisierten Nukleon, die Strukturfunktionen g (x Bj ) und g 2 (x Bj ) die Streuung an einem transversal polarisierten Target beschreiben []. Die Struktur des Nukleons wird im Quark-Parton-Modell durch punktförmige Teilchen, die Partonen, beschrieben, wobei die geladenen Partonen mit den Quarks, die ungeladenen Partonen mit den Gluonen, den Austauschteilchen der starken Wechselwirkung, identifiziert werden. Dazu betrachtet man das Nukleon in einem Bezugssystem, dem sogenannten Infinite Momentum Frame, in dem die transversalen Impulse und die Ruhemassen der Konstituenten des Protons vernachlässigt werden können []. Auf der Zeitskala der Wechselwirkungszeit des virtuellen Photons mit dem Nukleon können die Partonen als freie Teilchen aufgefasst werden, an denen das virtuelle Photon elastisch gestreut wird. Für Q 2 M 2 kann die Bjorken- Skalenvariable im Infinite Momentum Frame als Bruchteil des Viererimpulses des Nukleons aufgefasst werden, der von einem Parton getragen wird Unpolarisierte Parton-Verteilungsfunktionen Es sei die Verteilungsfunktion q f (x Bj ) der Quark-Impulse gegeben, so dass q f (x Bj )dx Bj die Wahrscheinlichkeit angibt, ein Parton vom Typ f mit einem Impulsbruchteil im Intervall [x Bj, x Bj + dx Bj ] zu finden. Die Strukturfunktionen F und F 2 aus Abschnitt 2. lassen sich durch die unpolarisierten Parton-Verteilungen (PDF 4 ) parametrisieren F (x Bj ) = e 2 2 fq f (x Bj ), (2.6) f F 2 (x Bj ) = x Bj e 2 fq f (x Bj ), (2.7) wobei die Quark-Ladungen mit e f bezeichnet werden und über alle Quark-Flavour f summiert wird. 4 Parton Distribution Functions f

15 2.4. Generalisierte Partonverteilungen Polarisierte Parton-Verteilungsfunktionen Die Helizitätsverteilung der Quarks wird durch die polarisierten Parton-Verteilungsfunktionen beschrieben. Die Helizitätsverteilung kann in inelastischen Streuprozessen untersucht werden, indem longitudinal polarisierte Leptonen an parallel oder entgegengesetzt zur Bewegungsrichtung der Leptonen polarisierten Nukleonen gestreut werden. Aufgrund der Helizitätserhaltung kann das virtuelle Photon nur von einem Quark entgegengesetzter Helizität absorbiert werden. Die Verteilungsfunktion q f (x Bj ) gibt die Wahrscheinlichkeit an, ein Quark mit Impulsbruchteil x Bj und gleicher Helizität wie das polarisierte Nukleon zu finden, sowie q f (x Bj ) die Wahrscheinlichkeit für Quarks mit entgegengesetzter Helizität. Damit ist die Quark-Helizitätsverteilung gegeben durch q f (x Bj ) = q f (x Bj ) q f (x Bj ). (2.8) Die unpolarisierten PDF aus Abschnitt 2.3. lassen sich ebenfalls durch die polarisierten PDF ausdrücken: q f (x Bj ) = q f (x Bj ) + q f (x Bj ). (2.9) Die Strukturfunktion g (x Bj ) aus Abschnitt 2. beschreibt den Wirkungsquerschnitt der DIS für die Streuung an polarisierten Nukleonen und kann daher durch die polarisierten PDF parametrisiert werden g (x Bj ) = e 2 2 f q f (x Bj ), (2.) f wobei über alle Quark-Flavour f summiert wird. Die Strukturfunktion g 2 hat im Quark-Parton-Modell keine anschauliche Bedeutung. Den Spinbeitrag der Quarks zum Spin des Nukleons (2.2) erhält man durch Integration der polarisierten PDF über x Bj und Summation über alle Quark-Flavour: Σ = f q f (x Bj ) dx Bj. (2.) 2.4 Generalisierte Partonverteilungen Die generalisierten Partonverteilungen (GPD) stellen ein theoretisches Konzept zur Beschreibung des Nukleons dar und enthalten im Grenzfall sowohl die PDF aus Abschnitt 2.3 als auch die elastischen Formfaktoren des Nukleons [2, 3]. Für

16 2. Physikalische Grundlagen viele exklusive Prozesse wie zum Beispiel bei der tief-virtuellen Compton-Streuung (DVCS 5 ) (siehe Abschnitt 2.5) kann die Faktorisierung des Streuprozesses in einen weichen und einen harten Anteil, wie bei der Beschreibung der DIS aus Abschnitt 2.2 gezeigt wurde, beibehalten werden. Die Einführung der GPD zur Beschreibung des weichen Teils der Streuung liefert ein universelles Bild des Nukleons, da GPD Informationen über die Verteilung der longitudinalen Impulse als auch der transversalen Positionen der Partonen im Nukleon vereinen. Die Messung der GPD stellt die einzige bekannte Möglichkeit zur Bestimmung des totalen Drehimpulsbeitrags der Quarks zum Spin des Nukleons dar Kinematische Variablen Neben den inklusiven kinematischen Variablen, die in Tabelle 2. erläutert wurden, kommen zur Beschreibung der GPD zwei weitere Variablen hinzu und t = (p p ) 2 = (q q ) 2 = 2 (2.2) ξ x Bj 2 x Bj. (2.3) Die Mandelstam-Variable t gibt den Viererimpuls-Übertrag auf das Nukleon an, wobei q den Viererimpuls des auslaufenden Photons bezeichnet. Dagegen kann die Skewness-Variable ξ als der longitudinale Impulsübertrag auf das gestreute Quark während des DVCS-Prozesses interpretiert werden. Das Quark mit dem longitudinalen Impulsbruchteil x + ξ im Anfangszustand weist nach der Emission des reellen Photons den Impulsbruchteil x ξ auf (siehe Abbildung 2.2). Dabei gilt x x Bj. Der gesamte Impulsübertrag beträgt 2ξ. Im Folgenden werden die vier Spin- /2-GPD H, H, E und Ẽ verwendet, deren Eigenschaften in Tabelle 2.2 zusammengefasst sind. Tabelle 2.2: Die vier Spin- /2-GPD: H und H sind Nukleon-Helizität erhaltende, E und Ẽ Nukleon-Helizität umkehrende GPD. Die polarisierten Funktionen sind durch ( ) gekennzeichnet. Nukleon-Helizität erhaltend Nukleon-Helizität umkehrend Quark-Helizitäts unabhängig H q,g E q,g Quark-Helizitäts abhängig Hq,g Ẽ q,g 5 Deeply Virtual Compton Scattering

17 virtualities. The interaction between the virtual photon and a quark from the nucleon can be separated from remaining nucleon structure in the soft part of the process using the GPD as a universal description [5]. In Fig. 2.4 a handbag diagram for the Deeply Virtual Compton Scattering (DVCS) process in the Bjorken limit (Q 2, fixed x Bj 2.4. Generalisierte Partonverteilungen and small t /Q 2 ) is given. γ* q q γ hard soft x + ξ x ξ GPDs p p t = 2 Abbildung 2.2: Handbag-Diagramm der tief-virtuellen Compton-Streuung [3]. Der Figure weiche 2.4: Teil Handbag wird durch diagram GPDforbeschrieben. the DVCS process [5]. The soft part is described by Generalized Parton Distribution functions. The kinematic variables are explained in section Grenzfälle der GPD Im Grenzfall 2.4. Kinematic Variables In the following an additional set t = ofkinematic und ξ = variables describing the GPD will be introduced. They depend on the photon virtuality Q 2 = q 2 (see Tab 2.) and the transferred sind der total Viererimpuls four-momentum und die Helizität des Nukleons in Anfangs- und Endzustand identisch und die GPD können mit den aus Abschnitt 2.3 bekannten PDF in Zusammenhang gesetzt werden t = (p p ) 2 = (q q ) 2 = 2 (2.7) between the für initial x > and : final H f (x, state, ) of= the q f (x), nucleon. Hf (x, Additional, ) = qvariables f (x), are(2.4) x and ξ which give thefür average x < as : Hwell f (x, as, ) half = q the f ( x), difference Hf (x, between, ) = the q f ( x). initial and(2.5) the final longitudinal momentum fractions of the nucleon which is carried by the parton in the hard Die part GPD of Htheund process. H beschreiben In the in DVCS diesemprocess Fall diethe unpolarisierten x variable is undintegrated polarisierten over a PDF für Quarks (x>) und Antiquarks (x<). Die GPD E und Ẽ können nicht durch PDF beschrieben werden, da für einen Helizitäts-Flip des Nukleons Bahndrehimpuls übertragen werden muss, was nur bei einem endlichen transversalen Impulsübertrag möglich ist. Ein weiterer Zusammenhang besteht zwischen den ersten Momenten der GPD und den elastischen Formfaktoren des Nukleons [6] dx H f (x, ξ, t) = F f (t) (2.6) dx E f (x, ξ, t) = F f 2 (t) (2.7) dx H f (x, ξ, t) = g f A (t) (2.8) dx Ẽf (x, ξ, t) = h f A (t), (2.9)

18 2 2. Physikalische Grundlagen wobei die Funktionen F f (t), F f 2 (t), h f A (t) und gf A (t) die Beiträge der Quark-Flavour f zu den Dirac-, Pauli-, Axial- und Pseudoskalar-Formfaktoren darstellen Phänomenologische Interpretation der GPD Die GPD können im Grenzall ξ = als Wahrscheinlichkeitsdichte für die Ortsverteilung der Partonen interpretiert werden. In diesem Fall ist der Viererimpulsübertrag auf das Nukleon rein transversal, das heißt t = 2 = 2 L 2 = 2. Die räumliche Verteilung der Partonen mit Impulsbruchteil x bei einem transversalen Abstand b vom Impulsschwerpunkt des Nukleons ist durch die Fouriertransformierte von H(x,, 2 ) gegeben [4]: q f (x, b ) = d 2 2 (2π) 2 e i b H f (x,, 2 ). (2.2) 2.4. Wie Generalized Abbildung Parton 2.3 zeigt, Distributions kann mit der Funktion q f (x, b ) eine Tomografie des 5 Nukleons erstellt werden, da sie für festes x die Ortsverteilung der Quarks in der transversalen Ebene abbildet 6. pion cloud valence quarks xp b longitudinal transverse (a) (b) x <. x ~.3 x ~.8 Abbildung 2.3: Tomografie des Nukleons [5]: (a) Gleichung (2.2) gibt die Ortsverteilung der Quarks mit longitudinalem Impuls P x im Abstand b vom Impulsschwerpunkt an. (b) Tomografische Bilder für verschiedene Impulsbruchteile x. Bei x <, Figure 2.6: Nucleon Tomography: (a) The distribution of the transverse distance b from the center of momentum of the nucleon of partons which are carrying the fraction x of the longitudinal wird die Verteilung dominiert von den Sea-Quarks, während für x, 3 die Valenzmomentum Quarks in of den the nucleon. Vordergrund (b) Tomographic treten. Für große viewsx of wird thedie nucleon Verteilung at three durch values dasofaktive x. x <.: In the Quark lowim x range Impulsschwerpunkt the distributiondes Nukleons dominatedbestimmt. by sea quarks and gluons. x.3: In this x region a core built from the valence quarks is prominent. x.8: For large values of x the size of the nucleon is mainly described from the active parton which is the center of momentum of the nucleon [9]. 2.5 Tief-virtuelle Compton-Streuung Die tief-virtuelle Compton-Streuung (DVCS) ermöglicht einen experimentellen Zugang zur Messung der GPD. DVCS bezeichnet die Streuung eines Leptons an einem Measurements Nukleon, wobeiof ein the reelles t-slope Photon parameter emittiert can, wird: therefore, help to understand the dependency on the transverse size of the nucleon on the momentum fraction carried by the 6 Für bestimmte x gilt b = b. scattered parton. The characteristic t-slope can be determined with the ansatz dσ dt (exp( B(x Bj) t ), (2.3)

19 B (GeV -2 ) Tief-virtuelle Compton-Streuung 3 α' = ZEUS H-HERA I H-HERA II < Q 2 > = 3.2 GeV 2 < Q 2 > = 4 GeV 2 < Q 2 > = 8 GeV 2 α' =.26 l + N l + N + γ. (2.2) COMPASS < Q 2 > = 2 GeV 2 Das Nukleon bleibt dabei intakt. Der DVCS-Prozess interferiert mit dem Bethe- 28 days at 6 GeV Heidler-Prozess (BH), unter dem man eine Lepton-Nukleon-Streuung versteht, bei der durch Bremsstrahlung ein reelles Photon vom ein- oder auslaufenden Lepton emittiert -2 wird. Die Anfangs- und Endzustände beider Streuprozesse sind ununterscheidbar. Zum Vergleich zeigt Abbildung 2.4 die Feynman-Diagramme von DVCS und BH Der differentielle Wirkungsquerschnitt für die Lepto-Produktion reeller Photonen setzt sich aus den Streuamplituden τ DV CS und τ BH von DVCS und BH sowie einem Interferenzterm I zusammen [7]: Figure 2.8: Projections for the x Bj dependence of the t-slope parameter B(x Bj ). The calculations are done for the region < Q 2 < 8 GeV 2 [22, 23, 24]. The dashed lines represent the corresponding dσ(ln x Bj l range N γ) of the experiment. For the predictions two different values of α =.25 GeV 2 and α dxdq 2 =.26 GeV d t dφ τ 2 BH were 2 + chosen. τ DV CS The 2 + τ DV CS τbh + τdv } expected values {{ for CSτ B BH are. (2.22) } given for simulations with and without ECAL. For each of the red data point, thei left vertical bar represents the statistical error only and the right one also includes the added quadratic systematic uncertainty. Der Winkel φ bezeichnet den Winkel zwischen der Leptonebene, die vom ein- und auslaufenden Lepton aufgespannt wird, und der Ebene, die durch das reelle Photon sowie dem rückgestreuten Nukleon definiert wird. l γ* l γ l γ γ* l l γ* γ l x+ξ x -ξ N (a) N N N N N (b) (c) Abbildung 2.4: Produktion reeller Photonen in der Lepton-Nukleon-Streuung: Figure DVCS 2.9: (a) Leading und Bethe-Heidler-Prozess order processes for lepto (b), production (c) [7]. of real photons. (a) DVCS, (b) and (c) Bethe-Heidler process [25]. Da die Produktion reeller Photonen im Bethe-Heidler-Prozess rein elektromagnetischer Natur ist, müssen DVCS und BH zur Untersuchung der GPD separiert werden. Während für kleine Werte von x Bj der DVCS-Wirkungsquerschnitt sehr klein ist und BH-Prozesse dominieren, überwiegt DVCS für x Bj >, 3 über BH, so dass in diesem Bereich hauptsächlich die DVCS-Amplitude zum Wirkungsquerschnitt (2.22) beiträgt (siehe Abbildung 2.5). Eine weitere Möglichkeit den DVCS-Prozess zu untersuchen, ist durch die Messung des Wirkungsquerschnitts (2.22) mit unterschiedlich geladenen Leptonen gegeben. Da die BH-Amplitude dabei unbeeinflusst bleibt, die DVCS-Amplitude jedoch ihr

20 4 2. Physikalische Grundlagen <..5 < x Bj <.3. < x Bj >.3 x Bj expected nb of events 8 6 BH+DVCS 2 2 BH DVCS 2 Interference expected nb of events 25 2 BH+DVCS 2 2 BH DVCS 2 Interference expected nb of events BH+DVCS 2 2 BH DVCS 2 Interference φ (deg) φ (deg) φ (deg) Figure Abbildung 5: Monte 2.5: Monte-Carlo-Simulation simulation of the exclusive des exklusiven process µ Streuprozesses + p µ + pγ forµp Q 2 > µpγ GeVin 2, showing Abhängigkeit the φ angle des Winkels distribution φ. Die for Abbildung three bins zeigt in x B : den.5 DVCS- < x B und <. BH-Beitrag (left),. für < x B verschiedene <.3 (middle) Werte and von.3 x Bj [3]. < x B (right). The event yield shown is normalised to the integrated luminosity of the 29 DVCS test run, as described in Sect..5. It is based on the acceptance of the presently existing Compass set-up, i.e., using the existing calorimeters VorzeichenECAL wechselt, andkann ECAL2 der Realteil (for moreder details DVCS-Amplitude see Sect..3). aus der Differenz der Wirkungsquerschnitte extrahiert werden at a given Q 2 and to isolate specific contributions that are sensitive to different linear combinations of quark GPDs as explained in the following. The relative abundance σ(l + of ) the σ(l BH ) and τ BH DVCS Re(τ DV processes CS ), varies strongly over (2.23) the Compass kinematic domain, as can be seen from Fig. 5. In the lower-x B region, the almost pure wobei BH event τ BH aus sample der elastischen an excellent Lepton-Nukleon-Streuung reference yield allowing hinreichend precise monitoring bekannt ofist. the global Der Imaginärteil efficiency of the derapparatus, DVCS-Amplitude as the BHist amplitude durch dieismessung well known mit (itgleicher relies only Ladung, on the knowledge jedoch entgegengesetzter of elastic nucleonleptonen-helizität form factors). The zugänglich: practically negligible contribution of the DVCS process in this region is amplified by the BH process, leading to a non-negligible contribution of the interference term, which grows with increasing x B. Only in the highest accessible x B region, DVCS events are produced at almost the same rate as BH events. In spite of the DVCS-over-BH yield σratio l being σ l small Im(τin DV most CS ). of the Compass kinematics, (2.24) the study of the interference term through measurements of azimuthal dependencies of cross section differences and asymmetries will allow us to constrain various linear combinations Der Myonenstrahl im COMPASS-II-Experiment ist aufgrund der Paritätsverletzung des Pionzerfall, of quark GPDs. When, in an alternative approach, the φ dependence is integrated over, measuring the x B dependence durch den of the die t slope Myonen of the gewonnen cross section werden, over natürlicherweise the full experimentally polarisiert, wobei accessible x B range sich will die allow Polarisationsrichtung us to draw conclusions bei entgegengesetzter on the tomographic Ladung partonic umkehrt image of(siehe the nucleon. KapitelBoth 3). Die casesstreuung are described von in Leptonen more detail mitbelow unterschiedlicher and in Sect..3. Ladung und entgegengesetzter Compass is presently Helizitätthe an only einemfacility unpolarisierten that operates Target polarised wird leptons BCA 7 -Messung of either charge, genannt. namely polarised µ + and µ beams. The natural polarisation of the muon beam produced from pion decay changes sign when the beam charge is reversed, i.e. µ + and Die BCA-Messung ermöglicht im COMPASS-II-Experiment die Bestimmung der µ beams are polarised along opposite directions. As the BH process is independent of GPD H: beam charge and polarisation, its contribution is removed when subtracting the yields 7 Beam Charge Asymmetry 4

21 2.5. Tief-virtuelle Compton-Streuung 5 S = σ l + σ l+ Im(F H) sin(φ) (2.25) D = σ l σ l+ Re(F H) cos(φ). (2.26) Aus der Summe S folgt der Imaginärteil des Compton-Formfaktors H, der eine Faltung von H mit einer, die harte Compton-Streuung beschreibende Funktion darstellt. Die Differenz D enthält den Realteil des Compton-Formfaktors H. Aus der Kenntnis der GPD H lässt sich, wie in Abschnitt erläutert, eine Tomografie des Nukleons ableiten.

22 6 2. Physikalische Grundlagen

23 3. Das COMPASS-II-Experiment Das COMPASS-II-Experiment am CERN ist ein Fixed-Target -Experiment, bei dem ein hochenergetischer Teilchenstrahl an ruhenden Protonen oder Neutronen gestreut wird. Seit dem Jahr 22 werden erfolgreich Messungen zur Untersuchung der Spinstruktur des Nukleons sowie zur Hadronenspektroskopie durchgeführt. Für die Durchführung zukünftiger Messungen wie beispielsweise der tief-virtuellen Compton- Streuung (DVCS) (siehe Abschnitt 2.5) findet aktuell ein Upgrade der Spektrometerkomponenten statt [3]. In diesem Kapitel wird der Aufbau des Experiments, der sich aus der Teilchenstrahlführung, dem Target sowie dem Spektrometer zusammensetzt, beschrieben. Im Hinblick auf die in Kapitel 2 behandelten physikalischen Grundlagen wird im Folgenden auf den Aufbau bei Verwendung eines Myonenstrahls eingegangen. Eine ausführliche Beschreibung des Experiments findet sich in [6].

24 8 3. Das COMPASS-II-Experiment 3. Der Teilchenstrahl Für das COMPASS-II-Experiment steht wahlweise ein hochenergetischer Myonenoder Hadronenstrahl zur Verfügung, der vom Super Proton Synchrotron (SPS) am CERN geliefert wird. Der SPS-Beschleuniger produziert einen hochenergetischen Protonenstrahl mit bis zu 4 GeV, der in mehrere sogenannte Beamlines ausgekoppelt werden kann. In der M2-Beamline, an dessen Ende sich das COMPASS-II- Experiment befindet, trifft der Protonenstrahl auf ein Beryllium-Target (T6). Dabei entstehen hauptsächlich Pionen und Kaonen, von denen ein Großteil nach einer Impulsselektion auf dem Weg durch einen 6 m langen Tunnel über die Reaktionen K + µ + + ν µ und π + µ + + ν µ in Myonen zerfällt. Aufgrund der Paritätsverletzung des Zerfalls sind die Myonen natürlicherweise polarisiert. Der Polarisationsgrad hängt vom Verhältnis zwischen Mesonen- und Myonenimpuls ab. Zur Erzeugung des Myonenstrahls wird ein Absorber in den Strahl geschobenen, der den hadronischen Anteil im Teilchenstrahl aussortiert. Anschließend findet eine weitere Fokussierung und Impulsselektion der Myonen statt, wobei der Teilchenstrahl von mehreren Dipolmagneten in Richtung Erdoberfläche gelenkt wird. Für einen möglichst großen Myonenfluss wird eine Abweichung der Teilchenimpulse von bis zu 5 % vom Sollwert akzeptiert. Aufgrund dessen muss der Impuls jedes Myons gemessen werden. Vor dem Eintreffen in der Experimenthalle wird der Strahl von Dipolmagneten (B6) wieder in die Horizontale fokussiert. Dabei kann der Teilchenimpuls aus dem Krümmungsradius bestimmt werden. Die Teilchenspur wird dazu von der Beam Momentum Station (BMS) gemessen, die aus sechs, den Dipolmagneten umgebenden Hodoskopen (BM - BM6) aufgebaut ist (siehe Abbildung 3.). BM3 BM4 BM BM2 Q29 Q3 B6 Q3 Q32 BM6 MIB3 beam BM5 Abbildung 3.: Aufbau der BMS zur Impulsmesssung der Strahlteilchen [6] Der Teilchenstromzyklus, auch Distance Spillfrom genannt, target ist (m) abhängig vom SPS-Cycle, dessen Dauer von der Anzahl der angegliederten Experimente bestimmt wird. Im Jahr Figure 5. Layout of the Beam Momentum Station for the COMPASS muon beam. 2 betrug die Extraktionszeit 9,6 s. Während dieser Zeit werden die Teilchen vom Table 4 Beschleuniger Parameters and performance auf dasoft6 the 9 Target GeV/c negative gelenkt. hadronpro beam. Spill treffen bis zu 2 8 Myonen in Beam parameters Measured der Wechselwirkungszone ein. Der Teilchenimpuls kann zwischen 8 und 2 GeV/c Beam momentum 9 GeV/c gewählt werden. Hadron flux at COMPASS per SPS cycle 8 Das Proportion nominelle of negativebeamprofil pions ist von einem Halo aus Myonen umgeben, die nicht 95% ausreichend Proportion fokussiert of negative kaons werden konnten. Diese Myonen werden nicht am Target 4.5% gestreut Other components (mainly antiprotons).5% und müssen daher von der Datennahme ausgeschlossen werden. Ein Vetosystem aus Typical spot size COMPASS target (σ x σ y) 3 3 mm Szintillationszählern vor dem Target schließt diese Myonen bei der Triggergenerierung aus (siehe Abschnitt 2 3.4). positive beams the proportions of the various particles change: at 9 GeV/c the positive beam consists of 7.5% protons, 25.5% pions and 3.% kaons. The maximum allowed hadron flux is 8 particles per SPS cycle, limited by radiation safety rules assuming less than 2% interaction length material along the beam path. electron beam is used for an absolute calibration of the electromagnetic calorimeters.

25 3.2. Das Target Das Target Für die DVCS-Messungen am COMPASS-II-Experiment wird eine Luminosität von 32 cm 2 s für den µ + -Strahl angestrebt. Da die Luminosität vom Teilchenfluss und der Länge des Targets abhängt, ist der Einsatz eines 2,5 m langen Targets aus flüssigem Wasserstoff geplant. Die in der exklusiven Reaktion µp µpγ rückgestreuten Protonen müssen dabei in einem Rückstoß-Proton-Detektor (RPD) nachgewiesen werden, der das Target umgibt. Der RPD ist aus Szintillatorstreifen aufgebaut, die an beiden Enden von Photomultipliern (PMT) ausgelesen werden. Die Szintillatorstreifen bilden zwei konzentrische Kreise um das Target. Die Dimensionen des Detektors sind so gewählt, dass der volle Winkelbereich, unter dem die Rückstoßprotonen zur Strahlrichtung erwartet werden, abgedeckt wird. Aus der Flugzeitmessung der Protonen beim Durchgang durch die Detektorringe kann der Impuls ermittelt werden. Eine Zeitauflösung des Detektors von 2 ps ist notwendig, um die Protonen vom Untergrund zu trennen. 3.3 Das Spektrometer Die gestreuten Teilchen werden in einem Spektrometer nachgewiesen, das sich in Strahlrichtung hinter dem Target befindet und eine Länge von 5 m aufweist. Aufgrund der breiten Impulsverteilung der auslaufenden Strahlteilchen sowie der geforderten Winkelakzeptanz ist das Spektrometer zweistufig aufgebaut. Die erste Spektrometerstufe (LAS) ist für Streuwinkel bis 8 mrad ausgelegt, wohingegen Teilchen bis zu einem Winkel von 3 mrad in der zweiten Stufe (SAS) nachgewiesen werden. Beide Spektrometerstufen verfügen über einen Dipolmagneten (SM und SM2), welche die Teilchen in der horizontalen Ebene ablenken, um aus dem Krümmungsradius der Teilchenspur den Impuls zu bestimmen. Für die Spurrekonstruktion werden verschiedene Detektoren verwendet, an die entsprechend ihrer Position im Spektrometer unterschiedliche Anforderungen gestellt werden. Darüber hinaus verfügt das Spektrometer über Detektoren zur Teilchenidentifikation sowie über elektromagnetische und hadronische Kalorimeter zur Energiemessung. Abbildung 3.2 zeigt eine isometrische Ansicht des COMPASS-II-Experiments. Die Anordnung der Detektoren im Spektrometer ist in Abbildung 3.3 angegeben Spurdetektoren Für eine präzise Rekonstruktion der Teilchentrajektorien werden im COMPASS- II-Experiment verschiedene Spurdetektoren eingesetzt. Je näher sich diese am Target oder an der Strahlachse befinden, desto höher sind die Anforderungen an die Zeitund Ortauflösung sowie die Ratenakzeptanz. Weiter entfernt von der Strahlachse müssen die Detektoren dagegen eine größere aktive Fläche abdecken. Direkt auf der Strahlachse befinden sich über das Spektrometer verteilt acht szintillierende Faserdetektoren (SiFi) sowie drei Siliziumstreifendetektoren vor dem Target. Die Zeitauflösung der SiFis liegt bei 4 ps, um auch bei Raten von mehreren MHz pro Detektorkanal die Teilchentrajektorien auflösen zu können. Abhängig von

26 28 3. The COMPASS-II Experiment 2 3. Das COMPASS-II-Experiment Muon-Filter HCAL2 ECAL2 SM RICH- ECAL HCAL SM2 Muon-Filter2 SciFi Muon-Filter µ ± RPD Y X Z Figure Abbildung 3.3: Artistic 3.2: view Isometrische of the 6 m Ansicht long COMPASS des COMPASS-II two-stage spectrometer Experiments [33]. This [7]. sketch shows the setup used in 29 with a RPD for DVCS test measurements. In future the small recoil proton detector (RPD) used in 29 will be replaced by the CAMERA detector described in der section Entfernung The different vom Target tracking weisen detectors die installed Detektoren alongseitenlängen the 5 m two von stage vier spectrometer bis zwölf Zentimeter are also identified. auf. Der Bereich bis zu 4 cm Entfernung von der Strahlachse wird von den Micromegas und GEM 2 -Detektoren abgedeckt. Die Micromegas befinden sich zwischen dem Target und dem ersten Umlenkmagneten SM, wohingegen die GEMs im Bereich nach the particles SM bis can zum be identified Ende deswith Spektrometers the trackingverteilt detectors. installiert The detectors sind. spatial and time resolution and its capable rate are optimized depending on the distance from the target forimexcellent äußerenmomentum Bereich desresolution Spektrometers in the befinden range fromsich GeV/c schließlich up to verschiedene 2 GeV/c. Gasdetektoren spectrometer wie is MWPCs separated 3, into Straw-Detektoren two stages withund twodcs dipole 4 mitmagnets einer aktiven covering Fläche detectors von The bis withzudedicated 5, x 2,5characteristics: m 2. the large angle spectrometer (LAS) and the small angle spectrometer (SAS). The tracking stations are composed of detectors like MicroMegas 2, drift chambers, GEM 3, MWPC 4, DC 5 and straw detectors (see Fig. 3.3) Teilchenidentifikation Gestreute Myonen werden im Spektrometer durch sogenannte Myon Walls von anderen 2 Micro Teilchen MEsh Gaseous unterschieden. Structure Sie sind aus einem Absorber, von dem eintreffende Hadronen 3 Gas Electron gestoppt Multiplier werden, sowie Spurdetektoren, die sich vor und hinter dem Absorber befinden, aufgebaut. Kann eine Teilchenspur rekonstruiert werden, die durch 5 Drift Chambers 4 Multi Wire Proportional Chambers beide Detektoren verläuft, so muss es sich um ein Myon gehandelt haben. Micromesh Gaseous Structure 2 Gas Electron Multiplier 3 Multiwire Propotional Chamber 4 Drift Chambers

27 3.3. Das Spektrometer 2 µ + Beam COMPASS Spectrometer 2 top view Veto Silicons Trigger Target Straw SM H Trigger HCAL H2 ECAL Trigger SM2 Muon Filter Outer Trigger Straw Muon HCAL2 Filter2 ECAL2 Inner Trigger Middle Trigger Ladder Trigger Inner Trigger GEM Ladder Trigger x SciFi z SciFi MicroMeGas DC Scifi GEM DC RICH Drift tubes MW SciFi GEM MWPC SciFi GEM MWPC SciFi GEM MWPC Large area DC MWPC MW2 Outer Trigger Middle Trigger m Abbildung Figure3.3: 46: Ansicht Top viewvon of oben the 2 auf Compass die Anordnung spectrometer der Detektoren setup. [3]. TheDie 2 erstelay-out Myon Wall of the (MW) Compass ist direkt apparatus vor dem Umlenkmagneten SM2 installiert und verwendet Except otherwise einen 6noted, cm dicken all hardware Eisenabsorber. upgrades Für described die Trajektoriemessung in this document wird refer toder theabsorber set-up used vonin Driftröhren 2 with the flankiert. muon Die beamzweite and the Myon polarised Wall (MW2) NH 3 target. befindet Thesich 2 spectrometer am Ende der issas-spektrometerstufe. shown in Fig. 46 and a detailed Hier kommt discussion eine of 2,4most m dicke of the Betonwand components zumcan beeinsatz. found indie Ref. SAS-Spurdetektoren [33]. zeichnen die Trajektorie vor der MW2 vor. Hinter dem Absorber werden die Teilchenspuren von Driftröhren und MWPCs gemessen. 5 Muon trigger Zur For Identifikation both DVCS von and Hadronen DY measurements in der LAS-Spektrometerstufe the trigger relies on the detection wird ein ringabbildender fast scintillator Cherenkov-Detektor hodoscopes. (RICH) In case of verwendet. the DVCSBewegen measurement, sich geladene the detection Teilchen of the of muons with scattered durch einmuon dielektrisches in a very Medium, large kinematic so werden range dieof Atome Q 2 and kurzzeitig x B is mandatory, polarisiertwhereas und sendendrell Yan dabei elektromagnetische programme triggering Strahlung of pairs aus. of Ist oppositely die Teilchengeschwindigkeit charged muons is needed. schnel- for the ler alsmuons die Phasengeschwindigkeit are detected behind thick von Licht concrete im or Medium, iron absorbers interferieren for muon die Wellenfronten konstruktiv by measuring und their es bildet scattering sich angle ein Lichtkegel in a planemit perpendicular dem Winkeltoφ ch thezur dipole Fortbewe- bending identification either plane gungsrichtung (target pointing des Teilchens. trigger) or Die bygröße measuring des Winkels the energy φ ch loss, unter using dem thedie deflection Cherenkov- in the dipole Strahlung fields ausgesendet (energy loss wird, trigger). ist abhängig Target pointing vom Teilchenimpuls needs horizontal undscintillator dem Brechungsindex a width des Mediums: given by the distance to the target; the energy loss trigger has vertical strips elements with with a width determined by the distance to the dipole magnets. 5. Trigger hodoscopes cos φ The measurements will make ch = use nβ of = the n. (3.) existing + m2 hodoscope system selecting inclusive events which is operated since 22 at the Compass 2 experiment [7] and which p was Im continuously RICH-Detektor improved wird during das Radiatorgas the recent years. C A further upgrade is prepared for the 4 F mit einem Brechungsindex von transverse data taking in 2. n =, 5 verwendet. Die Cherenkov-Ringe werden von sphärischen Spiegeln in Due to the large variation of counting rates, different trigger systems are being der Fokalebene abgebildet (siehe Abbildung 3.4). Im inneren Bereich werden die used for different kinematic regions. These parts are: Cherenkov-Photonen von Mehrkanal-Photomultiplier the Ladder trigger covering low Q 2 gemessen. Im äußeren Bereich and high y, stehen dazu mit CsI-Photokathoden ausgestattete the Middle trigger covering low Q 2 MWPCs zur Verfügung. In Verbindung mit einer Impulsmessung kann der COMPASS-II-RICH and all y, the Outer trigger covering intermediate Q 2 die Masse von Teilchen bestimmen und damit Pionen, Protonen and all y, the LAS trigger covering large Q 2 und Kaonen mit Impulsen zwischen and high x B. 2,4 GeV/c und 5 GeV/c unterscheiden. 84

28 22 3. Das COMPASS-II-Experiment Figure 34. COMPASS RICH-: principle and artistic view. Abbildung 3.4: Aufbau des RICH-Detektors in der LAS-Spektrometerstufe [6]. the gas in a closed loop circuit through a Cu catalyst at 4 C to remove oxygen and through a 5A molecular sieve Energiemessung at 5 C to trap the water vapour traces. As a result, water vapour traces below ppm Measured Transmission and InO beiden 2 below 3Spektrometerstufen ppm are routinely obtained. befinden sich elektromagnetische All (ECAL, ECAL2) The VUV light transmission is measured online.5 O ppm sowie using two hadronische complementary Kalorimeter systems. A dedicated (HCAL, HCAL2). Die elektronischen 2 Kalorimeter H 2 O -.5 ppm sind setup performs aus Bleiglas an integral aufgebaut, measurement mit over denen the sich hochenergetische Photonen Rayleigh Scattering ab einer range from 6 nm to 2 nm using a UV lamp and a Energie von MeV nachweisen lassen. Die Photonen erzeugen durch Paarbildung solar-blind photomultiplier. A system based on the elektromagnetische use of an UV lamp and a monochromator Schauer im measures Kalorimeter. Die Schauerelektronen bzw. Positronen the transmission emittierenaswiederum a function ofcherenkov-licht, the light wave- das von Photomultipliern Wavelength nachgewiesen (nm) 22 length in the VUV range of interest. Good transparency of the gas radiator, stable over months, Figure 35. Typical UV light transmission through.87 m wird. Aus der Intensität der Cherenkov-Strahlung kann die Energie des einfallenden Photons was achieved bestimmt from 23. werden. Figure 35 shows Das Bleiglas a typical besitzt of C 4F, eine as measured Dicke von online6 during Strahlungslängen, data taking (crosses). transmission curve in the VUV domain, with the The solid curve is a fit to the data. The main contributions sodass die Energiedeposition im Kalorimeter über 99 % beträgt. main contributions to the VUV light absorption: to the UV light absorption are also shown. Rayleigh ECAL scattering, und ECAL2 O 2 and H 2 befinden O. sich jeweils6 vor spherical den beiden mirror units: hadronischen 68 of them are Kalorimetern. Im Hinblick auf die DVCS-Messung am hexagons COMPASS-II-Experiment with a side length of 26 mm, the istother die 48 In- regular stallation RICH- eines mirror weiteren system elektromagnetischen are pentagons Kalorimeters with six(ecal) different sizes. zwischen The clearance Target The RICH- optical system [6] consists of two left between adjacent mirrors results in a 4% loss VUVund reflecting SM spherical geplant, surfaces umofeinen total area größeren larger Winkelbereich of reflecting surface. abzudecken. This optical arrangement, coupled to the 3 m long radiator, results in a geometri- than 2 m 2 and a radius of curvature of 66 mm. It was Bei designed den hadronischen to focus the images Kalorimetern outside the spectrometer acceptance Samplingkalorimeter, on the photon detectors. die austhe abwechselnden particles incident Schichten at anglesvon of aeisen few mrad, und andplas- in- HCAL cal aberration und HCAL2 of.32handelt mrad for images es sich produced um sogenannte by tikszintillatormaterial surface of the plane photon detectors aufgebaut is a rough sind. ap-diproximation of the spherical focal surface. The two The mirror substrate is a borosilicate glass, 7 mm Energiemessung creasing for particles incident der einfallenden at larger angles. Hadronen mirrorerfolgt surfacesdurch are a mosaic den Nachweis type composition der hadronischen of thick, corresponding Schauer in to den aboutszintillatoren, 5.5% of a radiation die 37 Transmission in den davorliegenden Eisenschichten erzeugt wurden. 3.4 Das Triggersystem In Teilchenphysik-Experimenten müssen enorme Datenraten verarbeitet werden. Zur Unterdrückung des Untergrunds werden die interessanten Ereignisse im COM- PASS-II-Experiment durch ein sogenanntes Triggersignal gekennzeichnet. Der Trigger steuert die Datenauslese aller Module im Experiment und dient als Referenzzeitpunkt für die in den Detektoren gemessenen Zeitmarken. Für die Generierung

29 3.4. Das Triggersystem 23 des Triggersignals stehen wegen der begrenzten Speichertiefe der Ausleseelektronik weniger als 5 ns zur Verfügung [8]. Im Folgenden wird der Myontrigger beschrieben, der die gestreuten Myonen von denen des Halos trennt. Die Anordnung der verwendeten Triggerhodoskope im Spektrometer zeigt Abbildung 3.5. Die Triggerentscheidung wird anhand der Veto- und Triggerhodoskopinformationen sowie einer Energiedeposition in den Kalorimetern gefällt. Beam Vetos Target SM H K ECAL SM2 H2 π + H3O H4I ECAL2 H4L H4M H4O H5L H5M µ + H5I Beam µ Filter µ Filter Figure Abbildung 47: Location 3.5: ofanordung the components der Triggerhodoskope relevant for the trigger im Spektrometer (schematically), [3]. see also Table 5. The inner trigger system (H4I and H5I) will not be used for DVCS and DY Der datamyonennachweis taking. muss in einem großen kinematischen Bereich sichergestellt werden, weshalb vier verschiedene Triggersysteme, bestehend aus jeweils zwei Hodoskopen, In order im to guarantee Spektrometer triggering installiert on muons wurden. only, at Davon least befindet one of thesich twoje hodoscopes ein Hodoskop is direkt located hinter behind einer an Myon absorber Wall. (muon Für filter). Q 2 > In, each 5 (GeV/c) case, the 2 kann hodoscopes der Streuwinkel are put as close in einerasebene possible senkrecht to the absorber zur Ablenkebene to minimise effects der Dipolmagneten due to multiplebestimmt Coulomb scattering werden. Aus in theder Extrapolation absorber. Details des on Streuwinkels the hodoscopes wird areeine givenkorrelation in Table 5 and mita der sketch Targetposition of their positions festgestellt. is shown Die in Triggerhodoskope Fig. 47. sind dazu aus horizontalen Szintillatorstreifen aufgebaut. Für kleinere Q 2 werden die Myonen über den Energieverlust, der aus der Ablenkung Ladder trigger in den (H4L, Dipolmagneten H5L): The ladder bestimmt trigger selects wird, muons identifiziert. with small Inscattering diesem Fall angles sind diebut Szintillatorstreifen high energy losses. vertikal To achieve angeordnet. this selection, both hodoscopes are located behind the spectrometer magnets bending particles in the horizontal plane. Both hodoscopes consist Unter sehr kleinen Winkeln gestreute Myonen werden vom Inner Trigger (H4I, of short vertical strips read out on both sides by PMTs. Using a coincidence of two H5I) registriert. Der Ladder Trigger (H4L, H5L) detektiert hingegen Myonen, hodoscope strips in H4L and H5L, muons with a large deflection in the magnets but very diesmall unter scattering kleinen angle Winkeln are selected gestreut yielding werden, events aber with eine a large große energy Ablenkung loss, butinsmall denqum- lenkmagneten aufweisen. Mit den Hodoskopen des Middle Triggers (H4M, H5M) 2. wird der relative Energietransferbereich im Bereich von, bis,7 unter kleinen Streuwinkeln Middle trigger abgedeckt. (H4M, H5M): Die Hodoskope The middlesind trigger dabei combines aus horizontalen the features und of anvertikalen energy Szintillatorstreifen loss trigger using vertical zur Anwendung elements with beider a target oben pointing beschriebener trigger using Detektionsmethoden a second layer of horizontal strips for each of the two hodoscopes. The vertical strips are readout on one aufgebaut. Für große Q side by PMTs while the 2 bis (GeV/c) horizontal ones are 2 kommt der Outer Trigger (H3O, H4O) read on both sides. The middle system covers zuma relative Einsatz. energy transfer y from. to.7 at small scattering angles. Seit dem Jahr 2 befinden sich die Hodoskope des LAS Triggers (H, H2) direkt vor dem RICH (H) beziehungsweise nach der ersten Myon Wall (H2). Die Outer trigger (H3O, H4O): The outer system consists of a horizontal hodoscope plane horizontalen at the exit of Szintillatorstreifen the second spectrometer werden magnet auf (H3O) beidenand Seiten a second von one Photomultipliern behind the hadron ausgelesen. absorber Aus inder the SAS Meantime (H4O) to der obtain Signale vertical wirdtarget anhand pointing. von geometrischen It divided intokriterien two halvesder to avoid very long strips. The size of the second hodoscope is matched to the size of the muon wall MW2 chambers used to reconstruct muon tracks. All strips are read out by two PMTs. The outer system covers all y and large Q 2 up to (GeV/c) 2. 85

30 24 3. Das COMPASS-II-Experiment LAS Trigger generiert. Der LAS Trigger stellt eine Erweiterung des Triggersystems auf sehr große Q 2 und x B dar. Ein Vetosystem vor dem Target schließt die Erzeugung von Triggersignalen für Teilchentrajektorien, welche die Triggerbedingungen erfüllen jedoch nicht durch das Target verlaufen, aus. 3.5 Das Datennahmesystem Das Datennahmesystem des COMPASS-II-Experiments hat die Aufgabe, die Daten von über 25 Detektorkanälen entgegenzunehmen. Bei Hitraten von teilweise einigen MHz pro Kanal und Triggerraten bis khz muss das Datennahmesystem in der Lage sein, Datenraten von mehreren Gigabyte pro Sekunde zu verarbeiten. Den Aufbau des Datennahmesystems zeigt Abbildung 3.6. Die Detektorsignale werden so nahe wie möglich am Detektor digitalisiert. Dazu befinden sich TDC 5 oder ADC 6 direkt auf der Frontend-Elektronik oder in den Auslesemodulen wie dem GANDALF oder CATCH 7 -Modul. Aufgrund der Modularität der Auslesemodule dienen die genannten Systeme zusammen mit dem GeSiCA 8 - Modul auch dazu, die Daten der Frontendkarten entgegenzunehmen. Hierbei werden weitere Informationen beispielsweise vom TCS-System (siehe Abschnittt 4.3.2) zu den Datenpaketen hinzugefügt, um sie später bei der Analyse einem bestimmten Detektor- und Triggerereignis zuordnen zu können. Das TCS-Signal gelangt über die Auslesemodule zur Frontend-Elektronik und steuert dort die Datenselektion zur Unterdrückung des Untergrunds. Über optische Fasern werden die Daten via S-LINK (siehe Abschnitt 7.7.) mit bis zu 6 Mbyte/s zu den ROB 9 PCs gesendet. Die Daten auf den ROBs werden anschließend von sogenannten Eventbuilder-PCs nach Triggerereignissen geordnet zusammengefasst. Eventbuilder und ROBs sind über einen Gigabit-Ethernet-Switch verbunden. Dieser Vorgang erfolgt sowohl in der Onspill- wie in der Offspillzeit. Liegen die Daten eines Events auf den Eventbuildern bereit, werden sie zur zentralen Datenaufnahme (CDR) auf dem CERN-Hauptgelände gesendet und erneut zwischengespeichert, bevor sie letztendlich auf Magnetband geschrieben werden. 5 Time to Digital Converter 6 Analog to Digital Converter 7 COMPASS Accumulate, Transfer and Control Hardware 8 GEM and Silicon Control and Acquisition 9 Readout Buffer

31 3.5. Das Datennahmesystem 25 MUX MUX MUX MUX Frontends 4 Readout Modules 64 Optical S links 64 Readout buffer Eventbuilding & Recording 6 PCs 32 port Gigabit switch CATCH F TDC, FIADC, RICH 5 km 7 MB/s TCS Micromegas, DC, Straws, MWPC, MWs, RICH, Calorimeter 4 Detector channels MB/s/link m Gigabit Ethernet Network and Filter Eventbuilder Recording Central Data TCS GANDALF ARWEN Discriminator 4 x 52 MByte Spillbuffer/PC CATCH TDC Discriminator Hodoscopes, Scint. fibres, BMS TCS Scint. fibres, TCS GeSiCA HotGESICA APV25 SADC 2 m 4 MB/s/link 5 m 6 MB/s/link Silicon, GEMs Calorimeter TCS TCS GANDALF Analog, Discriminator BMS Recoil Detector RICH THGEM DC, AMC DMC 25 Abbildung 3.6: Schematischer Aufbau des COMPASS-II-Datennahmesystems.

32 26 3. Das COMPASS-II-Experiment

33 4. Das GANDALF Framework Das GANDALF Framework ist ein VXS/VME64x-Modul zur Digitalisierung und Echtzeitanalyse von Detektorsignalen. Da die Eingangssignale von dedizierten Aufsteckkarten (Mezzanine Cards) entgegengenommen werden, kann das GANDALF- Modul in vielfältigen Anwendungsbereichen eingesetzt werden. Die Hauptplatine dient zur digitalen Signalverarbeitung und verfügt über großzügige Speicherkapazitäten. Verschiedene Schnittstellen ermöglichen die Datenauslese und die Konfiguration des Moduls. Ursprünglich wurde das GANDALF Framework als Transientenrekorder zur Auslese eines Rückstoß-Proton-Detektors (RPD) am COMPASS-II-Experiment entwickelt [9 2]. Aufgrund der Modularität des Sytems konnten weitere Anwendungen wie beispielsweise ein 64-Kanal-Meantimer [22] und der in diesem Projekt entwickelte M-TDC realisiert werden (siehe Kapitel 5-7).

34 28 4. Das GANDALF Framework 4. Die Hauptplatine Die Hauptplatine ist ein 6U-VXS/VME64x-Modul. Die Signaleingänge sind auf Mezzanine Cards angeordnet (siehe Abschnitt 4.2), für die auf der Hauptplatine zwei Steckplätze vorgesehen sind. Über die Aufsteckkarten gelangen die Daten zu einem Xilinx Virtex-5 FPGA, dem sogenannten DSP -FPGA. Einen Überblick über das GANDALF-Modul gibt Abbildung 4.. Im DSP-FPGA werden die von den Aufsteckkarten empfangenen Daten verarbeitet und analysiert. Um auch komplexe Algorithmen implementieren zu können, wurde das Modell XC5VSX95T [23] der Virtex-5-Baureihe verwendet, der über großzügige Logikresourcen (u.a Flipflop) und eine Vielzahl von DSP-Slice-Elementen verfügt, mit denen verschiedene arithmetische Operationen realisiert werden können (siehe Abschnitt 6.). Ein sogenannter MEM-FPGA (XC5VLX3T [23]) ermöglicht den Zugriff auf den 4-Gbit DDR2 2 und den 44-Mbit QDRII+ 3 Speicher der Hauptplatine. Beide FPGA verfügen über Rocket IO GTP Transceiver -Elemente [24] zur seriellen Chip-to-Chip-Datenübertragung mit bis zu 3,25 Gbit/s pro Signalleitung. DSP- und MEM-FPGA sind in beiden Richtungen über acht differentielle Signalleitungen verbunden, sodass eine maximale Datenrate von 25 Gbit/s erreicht werden kann. Der Datentransfer zwischen den FPGA wird über das Aurora Protokoll [25] gesteuert. Der DDR2-RAM 4 erweitert die internen Speicherkapazitäten der FPGA und ist aus zwei HYB8T2Gx2B -Speicherelementen [26] aufgebaut. Dadurch können Daten länger zwischengespeichert werden, bevor sie über das S-LINK-Protokoll [27], die USB2.-Schnittstelle oder den VME-Bus zum Datennahmesystem gesendet werden (siehe Abschnitt 4..). Der Lese- und Schreibzugriff erfolgt über einen 8-bit- Datenbus mit bis zu 5 Mbyte/s. Auf den QDRII+ Speicher kann hingegen auf unabhängigen Ein- und Ausgängen zugegriffen werden. Dies erlaubt simultane Leseund Schreibvorgänge auf den beiden CY7C55V8 [28] Speicherelementen. Der Datentransfer wird über einen 72 Bit breiten Datenbus bei einer maximalen Datenrate von 4,5 GByte/s realisiert, weshalb sich der QDRII+ zum Beispiel als Cache- Speicher eignet. Die Firmware eines FPGA muss nach jedem Einschalten neu geladen werden, indem eine sogenannte Bitstream -Datei im FPGA implementiert wird. Die Konfiguration kann im GANDALF Framework zum Beispiel über das SystemACE -Tool [29] erfolgen, das die Firmware von einer CompactFlash-Karte auf der Hauptplatine liest. Für den Einsatz in Teilchenphysik-Experimenten ist es wünschenswert, das GANDALF-Modul über einen Remotezugriff konfigurieren zu können. Dazu wird die Firmware über den VME-Bus implementiert. Mit einem Broadcast Load -Befehl ist es möglich, gleichzeitig mehrere GANDALF-Module im selben Crate mit der gleichen Bitstream-Datei zu laden. Digital Signal Processing 2 Double Data Rate: Daten werden auf steigender und fallender Taktflanke übertragen. 3 Quad Data Rate: DDR in Kombination mit Dual Port Speicher (unabhängiger Lese-und Schreibzugriff). 4 Random Access Memory

35 4.. Die Hauptplatine 29 Die Kommunikation mit der VME64x-Schnittstelle u bernimmt ein Xilinx CoolRunner CPLD5, der sich ebenfalls auf der Hauptplatine befindet und mit dem DSPund MEM-FPGA verbunden ist. Ein CPLD hat den Vorteil, dass er nur einmalig initialisiert werden muss und anschließend sofort nach dem Einschalten aktiv ist. Auch die Steuerung der USB2.-Schnittstelle erfolgt u ber den CPLD und bietet eine weitere Konfigurationsmo glichkeit, die beispielsweise bei GANDALF Portable zum Einsatz kommt. Hierbei handelt es sich um ein autarkes GANDALF-Modul mit eigensta ndiger Stromversorgung, das zusammen mit einem PC zur Datennahme eingesetzt werden kann [9]. Abbildung 4.: U berblick u ber das GANDALF-Modul bestu ckt mit digitalen Aufsteckkarten. In der Mitte des Boards ist die GIMLI-Aufsteckkarte zur Takt- und Triggersignalu bertragung zu sehen. Die Logikresourcen von DSP- und MEM-FPGA sowie die Speicherkapazita ten der Hauptplatine sind ebenfalls in der Abbildung angegeben. Die Pfeile deuten die wichtigsten Schnittstellen des GANDALF Frameworks an. 4.. Schnittstellen VME64x-Schnittstelle Das GANDALF Framework erfu llt die VME64x-Spezifikation [3], um in einem Crate mit mehreren Modulen gleichzeitig betrieben werden zu ko nnen. Die Anbindung an den VME-Bus erfolgt u ber die Crate-Backplane mit zwei 6-poligen Steckerverbindern (P, P2). Der VME-Bus setzt sich aus einem 64 Bit breiten Daten- und Adressbus zusammen und erlaubt eine Datenu bertragungsrate von bis zu 8 MByte/s. Als Bus-Master dient eine Linux CPU, die sich auf dem ersten Steckplatz (Slot) des VME-Crates befindet. 5 Complex Programmable Logic Device

36 3 4. Das GANDALF Framework Die VME64x-Schnittstelle bietet eine leistungsfähige Möglichkeit zur Konfiguration und zum Überwachen des GANDALF-Moduls. Unter anderem kann mit einem sogenannten vme write -Befehl über den CPLD auf einen internen Adressspeicher des DSP-FPGA geschrieben oder von selbigem gelesen werden. Mit einem weiteren VME-Befehl wird die Anzahl und die Position der Module in einem Crate ermittelt. Die Ausgabe des Befehls enthält zudem die GAN- DALF Seriennummer. Letztendlich kann auch die Datenauslese mit maximal 4 MByte/s über die VME-Schnittstelle erfolgen. Die Firmware zur Steuerung der Kommunikation zwischen CPLD und FPGA, das sogenannte CPLD Interface, ist in Abschnitt 4.3. beschrieben. VXS-Schnittstelle VXS [3] ist eine Erweiterung des VME64x-Standards, der die Kommunikation aller Crate-Steckplätze mit einem zentralen VXS-Switch auf der Backplane ermöglicht. Der VXS-Steckverbinder zur Anbindung der VXS-Module befindet sich zwischen den P- und P2-VME64x Steckern. Der Datentransfer zu jedem VXS-Switch erfolgt über acht differentielle Hochgeschwindigkeitsleitungen (siehe Abbildung 4.2). Die VXS-Schnittstelle wird unter anderem dazu verwendet, mit einem VXS- Switch-Modul aus den Zeit- und Amplitudeninformationen der digitalisierten RPD-Detektorsignale einen Proton-Trigger zu generieren. USB2.-Schnittstelle Mit der USB2.-Schnittstelle [32] kann alternativ zum VME-Bus eine Verbindung zum CPLD hergestellt werden. Dazu befindet sich ein MiniUSB- Anschluss auf der Vorderseite des GANDALF-Moduls, sodass die Konfiguration des Moduls auch über die USB-Verbindung erfolgen kann. Zudem ist es wie oben erwähnt möglich, das GANDALF-Modul in Verbindung mit einem Desktop PC über USB auszulesen. Transition-Card-Schnittstelle Auf der Rückseite der Crate-Backplane befinden sich spezielle Steckplätze, über die eine Interface-Karte an das GANDALF-Modul angeschlossen werden kann. Die Verbindung wird über benutzerdefinierbare Pins des P2-VME64x- Steckers hergestellt. Um das GANDALF Framework im COMPASS-II-Experiment einsetzen zu können, ist das Transition-Card Interface zur Verwendung einer S-LINK-Schnittstelle [27] vorbereitet. Der Datentransfer via S-LINK erfolgt von der S-LINK Source Card (LSC) über optische Fasern zu einer S-LINK Destination Card (LDC), die mit dem Datennahmesystem verbunden ist. Das S-LINK-Protokoll ermöglicht eine Datenübertragungsrate von bis zu 6 MByte/s. Kommt ein sogenannter S- LINK Multiplexer zum Einsatz, können bis zu vier Module mit einer einzigen LSC ausgelesen werden, allerdings reduziert sich dadurch die Datenrate pro Board. Um den S-LINK Multiplexer verwenden zu können, muss ein spezielles S-LINK Resetsignal synchron von allen Modulen zur LSC gesendet werden. Alternativ kann das GANDALF-Modul auch über eine dedizierte Interface- Karte mit Gigabit-Ethernet ausgelesen werden.

37 4.. Die Hauptplatine 3 Takt- und Trigger-Schnittstelle Zur Übertragung von Takt- und Triggersignalen von der GIMLI-Aufsteckkarte 4.. (siehe Hardware Abschnitt 4.2) auf die Hauptplatine können zwei differentielle Signalleitungspaare entgegengenommen werden. Zur Spannungsversorgung der GIMLI- 49 Aufsteckkarte identically like befinden using the sich VME zudem interface ein(see 3,3section V sowie 4.2.2). ein A5 V-Anschluss GUI called USB auf der Schnittstelle. Toolbox was created for these processes and is described in section [6] VME64x slot 9 Payload slots 4x serial links Switch A Switch B 9 Payload slots 4x serial links Abbildung Figure 4.2: Schematic Die VXS-Backplane: overview of the bus structure In der of Mitte a VXS der crate. Backplane Any GANDALF befinden module sich placed in slots 2 to and 3 to 2 has eight high speed lanes to each TIGER module placed in zwei Steckplätze für Switch-Module, welche über die VXS-Steckerverbinder der 8 slots or 2. Slot is reserved for the VME CPU [25]. Payload-Slots für die VME-Module verbunden sind. In diesem Projekt werden die vier bidirektionalen serielle Datenleitungen für den Datentransfer zum VXS-Switch verwendet, 4..2 sodass Mezzanine insgesamt Sockets acht unidirektionale Hochgeschwindigkeitsleitungen zur Verfügung stehen. Der erste Slot von links ist für die VME-CPU reserviert [9]. The main reason for the modularity of the GANDALF module is the possibility to mount different mezzanine cards onto the module to change its functionality. Each GANDALF module can host two separate mezzanine cards on two mezzanine card sockets 4..2 Takt- und Triggersignale (MCS) up and down and one clock and trigger mezzanine on the GIMLI mezzanine card socket (see Fig. 4.). Werden mehrerer GANDALF-Module parallel eingesetzt, müssen diese synchronisiert werden. Presently two types of mezzanine cards, dubbed AMC 9 and DMC exist [25]. A third mezzanineimcard, COMPASS-II-Experiment the OMC has reached production wird status dies vom during sogenannten the publishingtcs-system date of [33] bewerkstelligt, this thesis. Two von different demtypes ein of 55,52 GIMLI MHz 2 cards Taktsignal exist [25]. sowie These das cardstriggersignal are used for a über optische synchronous Fasern input synchron of clockzu andallen trigger Auslesemodulen signals. An overview übertragen of the different wird. mezzanines Das Trigger Control willsystem be given ist in the ausführlich next section. in Abschnitt beschrieben. 9 Analog Mezzanine Card, FPF334 Digital Mezzanine Card, FPF335 Optical Mezzanine Card, FPF338 2 FPF332 (fiber), FPF333 (copper) Die Umwandlung des optischen in ein elektrisches Signal erfolgt in der GIMLI- Aufsteckkarte (siehe Abschnitt 4.2). Über die oben beschriebene Takt- und Trigger- Schnittstelle gelangen die beiden Signale zum DSP-FPGA. Das Taktsignal ist darüber hinaus mit den beiden Aufsteckkarten und einem Clock Multiplier Chip (Si5326 [34]) verbunden, mit dem sich verschiedene Taktfrequenzen im Verhältnis zur Eingangsfrequenz generieren lassen. Der Si5326 gibt zwei jitterarme Taktsignale aus, die im DSP- und MEM-FPGA zur Verfügung stehen.

38 32 4. Das GANDALF Framework Zusätzlich befindet sich auf der Hauptplatine ein CDCE949 Taktgeberchip [35], der das Taktsignal für die USB-Schnittstelle und das SystemACE-Tool zur Verfügung stellt. Um die Konfiguration des GANDALF-Moduls über die VME-Schnittstelle auch unabhängig von der Verfügbarkeit eines externen Taktsignals gewährleisten zu können, verfügt die Hauptplatine über einen mit dem CPLD verbundenen 4 MHz Schwingquarz. 4.2 Modularität 4.2. Die digitale Aufsteckkarte Die digitale Aufsteckkarte (DMC) (siehe Abbildung 4.3) wurde entwickelt, um die FPGA-Architektur der Hauptplatine für vielfältige digitale Anwendungen zu erschließen. Dazu werden je 64 Eingangssignale im LVDS 6 - oder LVPECL 7 -Signalstandard pro DMC über differentielle Buffer mit den benutzerdefinierbaren I/Os des DSP-FPGA verbunden. Die Schnittstelle für die 64 Eingangssignale ist aus zwei differentiellen 32-Kanal-VHDCI-Steckverbindern [36] aufgebaut. Der RMS Jitter 8 der LVDS-Signalleitungen von der Schnittstelle zu den Eingängen des FPGA liegt unter 2 ps. Darüber hinaus ermöglichen LEMO-Steckverbinder auf der Mezzanine Card die Verwendung eines NIM-Eingangs und zweier NIM-Ausgänge. Durch Umdrehen der Signal-Buffer bei der Bestückung kann mit derselben PCB eine Aufsteckkarte mit 64 LVDS-Ausgängen produziert werden. Mit zwei DMC pro GANDAL-Modul stehen insgesamt 28 digitale Signalein- oder ausgänge zur Verfügung. Digitale Aufsteckkarten ermöglichen in diesem Projekt die Implementierung des M-TDC in den DSP-FPGA auf der GANDALF-Hauptplatine Die analoge Aufsteckkarte Die analoge Aufsteckkarte (AMC) wird zur Digitalisierung von analogen Detektorsignalen verwendet. Auf der Mezzanine Card befinden sich dazu Analog-to-Digital Converter (ADC) Chips, wobei die PCB mit zwei verschiedenen ADC-Chip-Varianten bestückt werden kann. Entweder 2-bit-ADCs mit einer Abtastrate von 5 MS/s oder 4-bit-ADCs mit 4 MS/s. Je 8 analoge Eingänge pro AMC erlauben im Normal Mode die Verarbeitung von 6 Eingangssignalen auf einem GANDALF-Modul. Im sogenannten Interleaved Mode können zwei AMC-Kanäle zur Verdoppelung der Abtastrate auf MS/s bzw. 8 MS/s kombiniert werden. Das GANDALF-Modul bestückt mit analogen Aufsteckkarten wird als Transientenrekorder zur Auslese des RPD-Detektors am COMPASS-II-Experiment eingesetzt. 6 Low Voltage Differential Signaling 7 Low Voltage Positive Emitter Coupled Logic 8 Jitter ist die kurzfristige Abweichung der signifikanten Zeitpunkte eines digitalen Signals von ihren idealen Positionen [37].

39 4.2. Modularität 33 Abbildung 4.3: Die digitale Aufsteckkarte (DMC): Die Schnittstelle für die 64 Einoder Ausgangssignale besteht aus zwei VHDCI-Steckverbindern. In der Abbildung ist zudem der NIM-Eingang und die beiden NIM-Ausgänge zu sehen Die GIMLI-Aufsteckkarten Die GIMLI-Aufsteckkarte befindet sich auf einem Steckplatz zwischen den beiden anderen Mezzanine Cards (siehe Abbildung 4.). Für unterschiedliche Anwendungszwecke wurden zwei verschiedene GIMLI-Varianten entwickelt. Die Fibre GIMLI empfängt im COMPASS-II-Experiment das optisches TCS-Signal, welches neben dem Referenztaktsignal das Triggersignal sowie spezielle, für die Datennahme relevante Informationen synchron auf die Auslesemodule überträgt (siehe Abschnitt 4.3.2). Die Fibre GIMLI-Aufsteckkarte wird dazu verwendet, das optische Eingangssignal in ein elektrisches Signal umzuwandeln und aus dem Datenstrom das Taktsignal zu extrahieren und vom Triggersignal zu separieren. Diese Aufgabe übernimmt ein CLC6 Taktrückgewinnungschip von National Semiconductor [38]. Die getrennten Signale gelangen über die Takt- und Trigger-Schnittstelle zu ihren Bestimmungsorten auf der GANDALF-Hauptplatine (siehe Abschnitt 4..). Falls kein TCS-System zur Verfügung steht, kommt die sogenannte Copper GIM- LI-Aufsteckkarte zum Einsatz. Diese nimmt ein separates Takt- und Triggersignal über zwei LEMO-Steckverbindungen entgegen. Beide Signale sind direkt mit der entsprechenden Schnittstelle auf der Hauptplatine verbunden. Das externe Taktsignal kann zudem durch den 2 MHz Takt eines Oven Controlled Crystal Oscillator (OCXO), der sich ebenfalls auf der Aufsteckkarte befindet, ersetzt werden.

40 34 4. Das GANDALF Framework 4.3 Software 4.3. Das CPLD Interface Sowohl die VME64x- als auch die USB2.-Schnittstelle können zur Konfiguration, Datenauslese und zum Monitoring des GANDALF-Moduls verwendet werden. Die Steuerung auf dem GANDALF-Modul erfolgt wie in Abschnitt 4. beschrieben über den CPLD. Die Kommunikation des CPLD mit dem DSP-FPGA übernimmt das sogenannte CPLD Interface, eine generische VHDL Komponente, die Teil jeder Firmware ist, die auf dem DSP-FPGA zum Einsatz kommt. Das CPLD Interface ermöglicht den Zugriff auf einen Konfigurationsspeicher und das Ausführen von Fast Register -Befehlen über den VME-Bus sowie das Auslesen eines Spy FIFO zur Datenübertragung und zum Monitoring des GANDALF-Moduls. Darüber hinaus werden verschiedene Taktsignale aus dem 4 MHz Takt des CDCE949 Taktgeberchips (siehe Abschnitt 4..2) generiert, die im CPLD Interface zum Einsatz kommen, aber auch für die anwendungsspezifische FPGA Firmware zur Verfügung stehen. Im Folgenden wird auf die für dieses Projekt wichtigen Funktionen eingegangen. Eine vollständige Beschreibung des CPLD Interface liefert [9]. Die Firmware selbst ist unter zu finden. Der Konfigurationsspeicher ist ein True-Dual-Port RAM mit unabhängigem Leseund Schreibzugriff einerseits vom CPLD und andererseits von der Logik des DSP- FPGA aus. Auf diese Weise ist eine flexible Konfiguration des GANDALF-Moduls sowie die Kommunikation zwischen den Schnittstellen und der FPGA Logik möglich. Jeweils 256x32 Bit der Speicherkapazität des Konfigurationsspeichers sind für die beiden Aufsteckkarten reserviert. Die verbleibenden 52x32 Bit stehen für das GANDALF-Modul selbst zur Verfügung. Die Belegung der einzelnen Speicherplätze ist in [39] spezifiziert. Mit dem sogenannten vme write -Befehl kann über die VME64x-Schnittstelle vom Speicher gelesen oder auf selbigen geschrieben werden. Beim Laden der FPGA Firmware werden die Speicherplätze mit Standardwerten belegt. Beispielsweise dient die Source ID in den S-LINK Headerworten der Zuordnung der Datenpakete zu einem bestimmten GANDALF-Modul (siehe Abschnitt 7.7.). Sie muss nach der Konfiguration des GANDALF-Moduls frei wählbar sein und wird von der TDC-Logik aus dem Konfigurationsspeicher gelesen. Ebenso verhält es sich mit den beiden in Abschnitt 7.4 beschriebenen Parametern Trigger Latency und Trigger Window. Darüber hinaus wird der Si5326 Clock Multiplier Chip, der das TDC-Taktsignal liefert, mit Parametern aus dem Konfigurationsspeicher programmiert. Eine weitere Funktion, die das CPLD Interface bereitstellt, ist das sogenannte Fast Register. Hierbei handelt es sich um einen 256 Bit breiten Signalbus, dessen Zustände mit einem weiteren vme write-befehl gesteuert werden. Es ist möglich, die Fast Register Signale konstant auf High oder Low zu setzen oder einen Puls für die Dauer der 4 MHz Taktperiode des CDCE949 Taktgeberchips zu übertragen. Damit lassen sich auf elegante Weise beliebige Prozessabläufe des FPGA Designs steuern. Beispielsweise wird mit den Fast Registern die Programmierung des Si5326 eingeleitet oder ein Update der TDC-Parameter Trigger Window und Trigger Latency durchgeführt. Über die Fast Register können auch die für die Datennahme wichtigen

41 4.3. Software 35 Spillstruktursignale BOS und EOS aus Abschnitt sowie externe Triggersignale bei der Verwendung des GANDALF Portable übertragen werden. Zudem sind im CPLD Interface der sogenannte Spy FIFO und eine Resetlogik enthalten. Um Daten über die VME64x- oder die USB2.-Schnittstelle auszulesen, werden diese zunächst im Spy FIFO zwischengespeichert. Der FIFO hat standardmäßig eine Speichertiefe von 32k Worten und wird durch Kaskadierung mehrerer Block RAM Elemente implementiert. Die dreistufige Resetlogik des CPLD Interface zeigt in den ersten beiden Stufen den Status der internen PLL an. Das dritte Resetsignal überwacht die Konfiguration des Si5326 und der TDC-Logik sowie den Status der PLL zur Generierung der TDC-Taktsignale Das TCS Interface Das Trigger Control System (TCS) [33] dient zur synchronen Verteilung des Referenztaktes (38,88 MHz) und der Triggersignale auf alle Auslesemodule im COMPASS- II-Experiment. Es setzt sich aus einem TCS-Controller, der mit der Triggerlogik und dem Datennahmesystem verbunden ist, und einem TTCex-Modul [4], das die TCS- Informationen kodiert und in ein optisches Signal umwandelt, zusammen. Der TCS- Controller generiert zur Kennzeichnung jedes Events die Event- und Spillnummer sowie die Eventlabel, die in den S-LINK Headern (Abschnitt 7.7) enthalten sind, sodass jedes Datenpaket einem bestimmten Event zugeordnet werden kann. Über optische Fasern gelangt das TCS-Signal zur GIMLI-Aufsteckkarte im GANDALF- Modul, wo die Umwandlung des optischen in ein elektrisches Signal sowie die Taktrückgewinnung stattfindet (siehe Abschnitt 4.2). Das Referenztaktsignal steht in beiden FPGA auf dem GANDALF-Modul zur Verfügung und speist den Clock Multiplier Chip, der unter anderem das TDC-Taktsignal erzeugt (siehe Abschnitt 7.2). Damit der minimale Abstand zwischen zwei Triggern nicht von der Übertragung weiterer TCS-Informationen abhängt, sendet der TCS-Controller die Triggersignale und Eventlabel in separaten Kanälen zum TTCex-Modul. Beide Kanäle werden in einem speziellen Zeitmultiplexverfahren [4] zu einem seriellen Datenstrom zusammengeführt, bei dem abwechselnd die Informationen beider Kanäle mit der vierfachen Frequenz des Referenztaktes, also einer Datenrate von 55,52 Mbit/s, übertragen werden. Die Aufgabe der TCS Interface Firmware ist es nun, aus dem seriellen TCS-Datenstrom die Triggersignale zu extrahieren sowie die Triggerinformationen zu dekodieren und für die Datenauslese bereitzustellen. Wie in Abschnitt 3. erläutert, hängt der Teilchenstrahlzyklus im COMPASS-II- Experiment vom Supercycle des SPS-Beschleunigers ab und ist in eine sogenannte Onspill-Zeit und eine Offspill-Zeit unterteilt. Nur in der Onspill-Zeit findet die Teilchenextraktion vom Beschleuniger statt. Sie wird durch das Begin-of-Spill -Signal (BOS) und durch das End-of-Spill -Signal (EOS) markiert. BOS- und EOS-Signal werden zusammen mit der Spillnummer von einem sogenannten Broadcast Command im TCS-Datenstrom übertragen. Das BOS-Signal wird beispielsweise dazu verwendet, die Clock Counter des TDC sowie die intern generierte Eventnummer aus Abschnitt 7.3 und 7.4 synchron zurückzusetzen. Ein Run bezeichnet die Datennahmeperiode zwischen Start und Stop des Datennahmesystems, innerhalb dessen die Spills von eins ausgehend nummeriert sind. Spezielle künstlich generierte Trigger kennzeichnen den Datennahmezyklus.

42 36 4. Das GANDALF Framework Angefangen mit dem ersten Trigger eines Runs (FER), werden Anfang und Ende jedes Spills durch die FEC - und LEC -Events markiert, bis der Run schließlich vom LER -Trigger abgeschlossen wird. Die künstlichen Trigger müssen von den physikalischen Events der Triggerlogik und den von manchen Detektoren benötigten Kalibrationstriggern unterschieden werden können. Dazu dienen die verschiedenen Eventtypen, die zusammen mit der Eventnummer, die von eins ausgehend innerhalb jedes Spills hochgezählt wird, von zwei weiteren Broadcast Commands übertragen werden. Die wichtigsten Eventtypen sind in Tabelle 4. angegeben. Die dekodierten TCS-Informationen werden vom TCS Interface in einen FIFO geschrieben, sodass diese Informationen zum Zeitpunkt der Datenauslese zur Verfügung stehen. Tabelle 4.: Definition der Eventlabel Eventtyp Beschreibung Physikalisches Event Kalibrationstrigger.. Kalibrationstrigger Erstes Event im Run (FER) Letztes Event im Run (LER) Erstes Event im Spill (FEC) Letztes Event im Spill (LEC)

43 5. Time-to-Digital Converter Die Aufgabe eines Time-to-Digital Converter (TDC) ist es, den Zeitpunkt der Zustandsänderung eines digitalen Signals möglichst genau zu bestimmen und den Messwert in digitaler Form auszugeben. Dazu wird das Signal in Schritten einer spezifischen Quantisierungsbreite (LSB ) abgefragt, wodurch jedoch unweigerlich die Kenntnis über den genauen Zeitpunkt des Ereignisses verloren geht. Eine wichtige Kenngröße des TDC ist daher die Größe von LSB, auch TDC-Bin genannt. In vielen Fällen werden TDC dazu verwendet, kurze Zeitintervalle, definiert durch ein Start- und Stoppsignal zu messen. Darüber hinaus ist es aber auch möglich, nur die Zeitmarken der registrierten Zustandsänderungen auf dem Signal auszugeben. Dies wird im Allgemeinen angewendet, wenn die Ereignisse in undefinierten Zeitabständen eintreffen, und eine möglichst totzeitfreie Verarbeitung angestrebt wird. So auch in der Hochenergiephysik, wo die in Teilchendetektoren registrierten physikalischen Ereignisse für Flugzeitmessungen verwendet werden. Für gewöhnlich wird dazu das analoge Detektorsignal in einen Diskriminator gegeben und dieses anschließend von einem TDC gemessen, der die Zeitmarken der Ereignisse ausgibt. Später können dann, zusammen mit den Messwerten anderer Detektoren, Teilchenspuren im Experiment rekonstruiert werden. Least Significant Bit

44 38 5. Time-to-Digital Converter 5. Konzepte Die einfachste Methode, um Zeitintervalle oder Zeitmarken zu messen, ist das Signal mit einem periodischen Taktsignal clk abzutasten und die Taktperioden zu zählen. Die Quantisierungseinheit (LSB) dieser Zählermethode ist gleich der Periode T clk des Taktes, also LSB = T clk = f clk. (5.) Je größer die Taktfrequenz f clk, desto besser ist die Zeitauflösung der Messung. Die maximale Taktfrequenz für den in diesem Projekt verwendeten Xilinx Virtex-5 FPGA liegt bei 5 MHz [4], was einem TDC-Bin von 2 ns entpricht. Für die meisten Anwendungen, zum Beispiel Teilchenphysik-Detektoren mit Zeitauflösungen von ungefähr ps, ist dies nicht ausreichend, weshalb im folgenden zwei Konzepte vorgestellt werden, um durch eine Unterteilung der Taktperiode die Genauigkeit zu erhöhen. Die erste hier vorgestellte Methode wird Delayed Data Sampling (DDS) genannt. Hierbei wird das zu messende Signal durch eine Reihe von k Verzögerungselementen geleitet und die verzögerten Signale jeweils auf Flipflop gegeben, die alle mit demselben Taktsignal getaktet werden (siehe Abbildung 5.). Die Summe der Verzögerungselemente τ Delay muss dabei der Periode des Taktsignals entsprechen: T clk = k τ Delay. τ Delay τ Delay τ Delay Signal - D Q - - D Q - - D Q - - D Q - - D Q - - D Q - > DFF > DFF > DFF > > DFF Takt TDC-Register Abbildung 5.: Delayed Data Sampling. Das Ergebnis dieser Vorgehensweise sind um einen konstanten Zeitbetrag τ Delay verschobene Kopien des ursprünglichen Signals. Aus der Ausgabe der Flipflop, die von diesen Signalen gespeist werden, kann der Zeitpunkt eines Ereignisses mit einer Genauigkeit entsprechend der Größe des Zeitintervalls τ Delay = LSB = T clk bestimmt k werden, da die absolute Verzögerungszeit der Signale hinreichend bekannt ist. Beim sogenannten Shifted Clock Sampling (SCS) wird hingegen die Phase φ des Taktsignals in k äquidistanten Schritten phasenverschoben, sodass die Summe aller Phasenverschiebungen 36 ergibt, beziehungsweise es gilt φ = 2π k.

45 5.2. Kenngrößen 39 TDC-Register Signal - D - D Q - - D Q - - D Q - - D Q - - D Q - > DFF > DFF > DFF > > DFF Takt() Takt() Takt(2) Takt(k) Takt Digital Clock Manager (DCM) Abbildung 5.2: Shifted Clock Sampling: Ein DCM generiert die phasenverschobenen Taktsignale Takt(i). Die k phasenverschobenen Taktsignale werden nun auf Flipflop gegeben, die alle dasselbe Signal abtasten (siehe Abbildung 5.2). Im Grunde genommen ist eine Phasenverschiebung nichts anderes als eine Zeitverschiebung des Taktsignals, sodass der erzielte Effekt prinzipiell derselbe ist wie beim Delayed Data Sampling. Der Zeitbetrag ist äquivalent zur Phasenverschiebung φ, die in diesem Fall die Genauigkeit der Messung limitiert. Die Größe eines TDC-Bins beträgt demnach für beide Konzepte LSB = T clk k. (5.2) Beide Konzepte haben ihre Vor- und Nachteile, wobei in der FPGA Implementierung der DDS-Methode die größte Schwierigkeit in der Bereitstellung von geeigneten Verzögerungselementen liegt. Bei der SCS-Methode muss hingegen eine möglichst geringe Signallaufzeitdifferenz des zu messenden Signals zu den Flipflop des TDC- Registers gewährleistet sein. Die Umsetzung des TDC-Konzeptes wird ausführlich in Kapitel 7 beschrieben. 5.2 Kenngrößen Die wichtigste Kenngröße eines Time-to-Digital Converter ist seine Zeitauflösung, also die Genauigkeit, mit der Zeitintervalle oder auch Zeitmarken auf einem Signal gemessen werden können. Wird ein einzelnes Ereignis (Hit) auf dem Signal gemessen, so beträgt der Fehler gerade LSB. Da der Hit zu beliebigen Zeiten im Bezug zum TDC-Taktsignal auftreten kann, weist diese Messung eine rechteckförmige Wahrscheinlichkeitsdichte im Bereich von -LSB/2 bis +LSB/2 auf [42]. Die Standardabweichung σ, auch RMS 2 -Fehler genannt, beträgt in diesem Fall σ = LSB 2. (5.3) 2 Root Mean Square

46 4 5. Time-to-Digital Converter Jedoch erst durch Kombination zweier Zeitmarken erhält diese Messung eine physikalische Aussagekraft. Durch quadratische Addition der RMS-Fehler der beiden Einzelmessungen erhält man schließlich eine Standardabweichung von σ = LSB 6. (5.4) Diese Herleitung gilt jedoch nur, solange die beiden Messwerte unkorreliert zueinander auftreten. Wird dagegen ein konstantes Zeitintervall auf dem Signal gemessen, so hängt das Ergebnis dieser Messung entscheidend von der Länge des Zeitintervalls ab. Das heißt, die Start- und Stoppzeitmarken der Messung können nicht mehr als unabhängig voneinander aufgefasst werden. Gehen wir zunächst davon aus, ein Zeitintervall würde mit der Zählermethode aus Abschnitt 5. gemessen, so ist der Wert T des Zeitintervalls bei einer Einzelmessung mit einer Genauigkeit von ±T clk bekannt. Das Zeitintervall lässt sich in ein Vielfaches Q der Taktperiode und einen Rest F aufteilen T = Q + F. (5.5) Wird diese Messung mehrmals durchgeführt, so können nur zwei verschiedene Messwerte (Zählerstände) auftreten, nämlich T < T und T 2 = T + T clk (siehe Abbildung 5.3). Die Wahrscheinlichkeiten, mit der die beiden Messwerte T und T 2 auftreten, ist bestimmt durch den Bruchteil F = F T clk der Taktperiode T clk [43]: p (T ) = F (5.6) q (T 2 ) = F. (5.7) Es handelt sich hierbei um eine Binomialverteilung, sodass unter der Voraussetzung, dass der Startpunkt des Zeitintervalls asynchron zum Taktsignal auftritt, der Fehler oder die Zeitauflösung der Messung gegeben ist durch die Standardabweichung σ dieser Verteilung, σ = T clk F ( F). (5.8) Dieses Ergebnis lässt sich leicht auf TDC, die nach der SCS- oder DDS-Methode aus Abschnitt 5. arbeiten, erweitern [44], so dass man (5.8) auch verallgemeinert schreiben kann als σ = LSB F ( F). (5.9)

47 5.2. Kenngrößen 4 B T clk F A F CLK Q = 2 * T clk F Input (A) Start Stop Count (A) 2 3 Input (B) Start Stop Count(B) 2 Zeit t Abbildung 5.3: Ein Zeitintervall wird von einem TDC nach der Zählermethode (-bin TDC) gemessen, wobei das Zeitintervall in das Vielfache Q einer Taktperiode und einen Rest F zerlegt werden kann. Das Signal Input wird vom Taktsignal CLK auf jeder steigenden Taktflanke abgetastet und der Zähler Count inkrementiert, solange der Zustand des Signals beträgt (Start bis Stop). Dabei können immer nur die Zählerstände 2 oder 3 gemessen werden. Die Häufigkeit, mit der diese Werte jeweils auftreten, ist bestimmt durch die Startposition des Zeitintervalls innerhalb der Taktperiode. Liegt diese im Bereich F (A), so wird Count(A) = 3 gemessen (durchgezogene Linie), anderenfalls Count(B) = 2 (Strich-Punkt-Linie). Die Zeitauflösung hängt demnach vom gemessenen Zeitintervall ab und beträgt maximal σ max =, 5 LSB für F =,5 (siehe Abbildung 5.4). Das periodische Verhalten der Zeitauflösung in Abhängigkeit der Länge des gemessenen Zeitintervalls weist Minima für Zeitintervalle, die einem Vielfachen von LSB entsprechen, und Maxima für halbzahlige Vielfache von LSB auf. Da in einem realen TDC die Bins nie exakt gleich sind, sollte die Zeitauflösung mindestens über die Länge einer Taktperiode gemessen werden, sodass die Charakteristik aller TDC-Bins berücksichtigt wird. Als Zeitauflösung eines TDC für eine Einzelmessung wird im Allgemeinen die mittlere Standardabweichung σ avg angegeben, die man durch Integration von (5.9) im Bereich < F < erhält: σ avg = π LSB, 39 LSB. (5.) 8 Für viele Anwendungen ist die Zeitauflösung für Einzelmessungen (5.) die wichtigste Kenngröße. Ist es möglich, dieselbe Messung mehrmals durchzuführen, so kann die Genauigkeit durch Mittelwertbildung gesteigert werden [43].

48 42 5. Time-to-Digital Converter σ LSB F Abbildung 5.4: Auf LSB normierte Standardabweichung σ (durchgezogene Linie) in Abhängigkeit von F (Gleichung 5.9) sowie mittlere Standardabweichung σ avg (Strich- Punkt-Linie) (Gleichung 5.). Die Gesamtzahl einer solchen Messung sei N, wobei die beiden möglichen Messwerte T = Q LSB und T 2 = (Q + ) LSB gerade N beziehungsweise N 2 mal aufgetreten. Für den Mittelwert T finden wir oder T LSB = Q + N N k i mit k i =, (5.) i= T LSB = Q + N 2 N. (5.2) Die Variablen k i treten mit den schon bekannten Wahrscheinlichkeiten p = F und q = F auf, sodass wir mit der Binomialverteilung ( N P F,N (N 2 ) = N 2 ) F N 2 ( F) N N 2 (5.3) den Mittelwert N 2 = NF und die Standardabweichung σ N2 = NF ( F ) erhalten. Eingesetzt in (5.2) ergibt dies

49 5.2. Kenngrößen 43 T = T (5.4) und σ T = LSB N F ( F). (5.5) Eine wichtige Erkenntnis dieser Herleitung ist also, dass für eine große Anzahl von Messungen der Mittelwert T gegen den wahren Wert T konvergiert. Der Fehler des Mittelwerts ist ebenfalls im Vergleich zu einer Einzelmessung um den Faktor N kleiner. Dadurch kann das Zeitintervall, abgesehen von systematischen Fehlerquellen, die bei diesem idealen TDC nicht berücksichtigt sind, beliebig genau gemessen werden. Der maximale Fehler beträgt und der mittlere Fehler σ Tmax = LSB 2 N (5.6) σ Tavg, 39 LSB N. (5.7) Weitere Kenngrößen eines Time-to-Digital Converter sind: Dynamischer Messbereich Der dynamische Messbereich bezeichnet den maximalen Zeitbetrag in Einheiten von LSB, die der TDC ausgeben kann. Begrenzt wird dies durch die Anzahl der Bits, die zur Angabe der Zeitinformation verwendet werden. Mit einem 6-bit-Datenwort können zum Beispiel höchtens 2 6 Zahlen dargestellt werden. Der dynamische Bereich oder auch Overroll beträgt in diesem Fall LSB. Der TDC kann nur die gemessene Zeit modulo dem dynamischen Bereich verarbeiten. Für Zeitintervalle, die über den dynamischen Bereich hinausgehen, muss die Anzahl der Overrolls, die innerhalb des gemessenen Zeitintervalls liegen, bekannt sein. Doppelpulsauflösung Die Doppelpulsauflösung bezeichnet die kleinstmögliche Zeitspanne zwischen zwei Zustandsänderungen (Hits) auf dem Signal, die der TDC noch getrennt messen kann. Ist das Zeitintervall zwischen zwei Hits kleiner als die Doppelpulsauflösung, so ist ein Datenverlust die Folge. Maximale Hitrate Die Maximale Hitrate bezeichnet die Rate, mit der Hits auf dem Signal auftreten und vom TDC verarbeitet werden können. Im Gegensatz zur Doppelpulsauflösung handelt es sich hier um eine mittlere Rate. Ein Datenverlust kann dabei aufgrund eines Speicherüberlaufs auftreten, da die gemessenen Zeitmarken im Allgemeinen zwischengespeichert werden müssen, bevor sie zum Datennahmesystem gesendet werden.

50 44 5. Time-to-Digital Converter Maximale Triggerrate Viele TDC geben nicht alle gemessenen Zeitmarken aus, sondern reagieren auf ein sogenanntes Triggersignal, das die gespeicherten Messwerte unter gewissen Gesichtspunkten vorselektiert, um die Datenrate zu reduzieren (siehe Abschnitt 7.4). Die maximale Rate, mit der die Triggersignale verarbeitet werden können, ist eine wichtige Kenngröße und unter anderem abhängig von der Hitrate, den Speicherkapazitäten des TDC und der Bandbreite des Auslesesystems. Speicherkapazität Um die Messwerte eines TDC weiterverarbeiten zu können, werden diese im TDC zwischengespeichert. Die Speichertiefe spielt eine entscheidende Rolle bei der Verarbeitung von Triggersignalen und dient dazu, Datenverlust im Falle zeitweise hoher Hitraten zu vermeiden. 5.3 Charakteristische Fehler Bisher wurde ein idealer TDC beschrieben, der weder statistischen Unsicherheiten noch systematischen Fehlern unterworfen ist. In der Realität verhindern Jitter auf Signal und Referenztakt sowie Nichtlinearitäten in der Konvertierungscharakteristik, dass die theoretische Zeitauflösung (5.) erreicht werden kann. Je kleiner die Diskrepanz zwischen tatsächlicher und theoretischer Zeitauflösung, desto größer ist die Güte des TDC. Differentielle Nichtlinearität (DNL) Die differentielle Nichtlinearität beschreibt die Abweichung jedes TDC-Bins von seinem nominellen Wert. Bei der Shifted Clock Sampling Methode (Abschnitt 5.) kommt dies durch die Ungenauigkeit der Phasenverschiebungen der Taktsignale sowie durch den sogenannten Routing Skew, der die maximale Signallaufzeitdifferenz des Datensignals zu den TDC-Flipflop beschreibt, zustande. Dagegen werden die Binbreiten beim Delayed Data Sampling vor allem durch mögliche Ungleichmäßigkeiten der Verzögerungselemente bestimmt. Für gewöhnlich wird die differentielle Nichtlinearität in einem Diagramm dargestellt, in dem die Nichtlinearität jedes einzelnen TDC-Bins in Einheiten von LSB aufgetragen ist. Als Kenngröße des TDC kann auch nur die maximale Nichtlinearität angegeben werden. Integrale Nichtlinearität (INL) Unter der integralen Nichtlinearität versteht man die Abweichung t INL,i der Transferfunktion von ihrem nominellen Wert nach dem i-ten Bin. Die integrale Nichtlinearität wird wie die differentielle Nichtlinearität in Einheiten von LSB angegeben t INL,i = t i i LSB. (5.8)

51 5.3. Charakteristische Fehler 45 Gain Error Der Gain Error bezeichnet die Abweichung der Steigung k der Transferfunktion von ihrem nominellen Wert. Bei einem idealen TDC beträgt diese k = LSB. (5.9) Die Zeitinformation eines wie in Abschnitt 5. beschriebenen TDC wird aus der Ausgabe der TDC-Flipflop und dem Zählerstand eines sogenannten Clock Counters, der die Taktperioden seit dem letzten Reset angibt, dekodiert. Aufgrund der Periodizität der Konvertierung und der im Allgemeinen geringen Anzahl der TDC-Bins ist es jedoch sinnvoller, statt dem Gain Error die integrale Nichtlinearität zu betrachten.

52 46 5. Time-to-Digital Converter

53 6. Field Programmable Gate Array Ein Field Programmable Gate Array (FPGA) bezeichnet einen aus programmierbaren Logikbausteinen aufgebauten Integrierten Schaltkreis (IC). Die einzelnen Komponenten sind in einer regelmäßigen Struktur (Array) angeordnet und durch ein konfigurierbares Verbindungsnetzwerk (Routing) miteinander verknüpft. Mithilfe einer Hardwarebeschreibungssprache wie VHDL oder Verilog 2 wird ein Programmcode erstellt, der die anwendungsspezifische digitale Schaltung beschreibt. Von den sogenannten Synthesewerkzeugen der FPGA-Hersteller wird dieser Programmcode in eine Schaltung auf Basis der Logikbausteine umgesetzt sowie die benötigten Komponenten im FPGA ausgewählt und das erforderliche Routing festgelegt. Am Ende dieses Prozesses steht eine Konfigurationsdatei (Bitcode), mit der die Schaltung im FPGA realisiert werden kann. Elektronische Schaltungen werden gewöhnlich als anwendungsspezifische, integrierte Schaltkreise (ASIC 3 ) gefertigt. Dabei werden die Komponenten der Schaltung direkt auf ein Halbleitersubstrat aufgebracht. Die Schaltung selbst kann dann zwar nicht mehr verändert werden, durch die Optimierung auf eine bestimmte Funktion liegt die Leistungsfähigkeit von ASICs jedoch bei weitem über der von programmierbaren Logikbausteinen. Durch die hohen Entwicklungskosten rechnet sich die Produktion von ASICs nur bei sehr großen Stückzahlen. An dieser Stelle kommen FPGA ins Spiel, deren Vorteile vor allem in ihrer Rekonfigurierbarkeit liegen, sodass die Schaltung beliebig modifiziert werden kann, ohne Einfluss auf die Hardware nehmen zu müssen. Durch die Modellierung mit Hardwarebeschreibungssprachen können zudem mit vergleichsweise geringem Zeitaufwand auch komplexe Algorithmen implementiert und getestet werden. Oben genannte Gründe sowie die Kostenersparnis gegenüber ASICs bei kleinen und mittleren Stückzahlen macht den Einsatz von FPGA in Experimenten der Teilchenphysik interessant. Very High Speed Integrated Circuit Hardware Description Language 2 Verifying Logic 3 Application-specific integrated circuit

54 48 6. Field Programmable Gate Array 6. Der Xilinx Virtex-5 FPGA In diesem Projekt wird der Virtex-5 SX95T FPGA der Firma Xilinx verwendet, der sich auf der Hauptplatine des GANDALF-Moduls befindet (siehe Abschnitt 4.). Der Aufbau und für das Projekt wichtige Komponenten des FPGA werden in diesem Abschnitt beschrieben. 6.. Aufbau des FPGA Die Spezifikationen des Virtex-5 SX95T sind [23]: 736 Configurable Logic Block (CLB) 472 Vitex-5 Slice 244 x 36-Kbit Block RAM 64 DSP48E Slice 64 User I/O Der Vitex-5 FPGA wird in 65nm CMOS-Prozesstechnik gefertigt. Die wichtigsten Komponenten sind die CLB, die in einer regelmäßigen Struktur von 6 Reihen und 46 Spalten im FPGA angeordnet sind. Die CLB selbst besteht wiederum aus zwei Slice -Elementen, die die sequentiellen sowie kombinatorischen Logikkomponenten des FPGA beeinhalten. Jeder Slice ist, wie in Abbildung 6. gezeigt, über eine sogenannte Switch Matrix mit dem Leitungsnetz (Routing Matrix) des FPGA verbunden. Zwar besteht zwischen beiden Slice-Elementen einer CLB keine Verbindung, jedoch ist jeder Slice mit seinem Pendant in der darüber- und darunterliegenden CLB über eine Carry Chain verknüpft, mit der sich mehrere Slice für die Implementierung arithmetischer Operationen kaskadieren lassen. Die Position jedes Slice ist durch ein karthesisches Koordinatensystem definiert, dessen Ursprung bei gewöhnlicher Betrachtung in der linken unteren Ecke des FPGA liegt. Man kann sich die Slice entsprechend dem Verlauf der Carry Chains in Spalten angeordnet vorstellen, wobei beide Slice-Elemente einer CLB dieselbe Y-Koordinate aufweisen (siehe Abbildung 6.). Jeder Slice enthält unter anderem vier LUT 4 und vier Speicherelemente, die als Latch oder taktflankengesteuertes D-Flipflop konfiguriert werden können. Die LUT sind Funktionsgeneratoren mit sechs Eingängen und zwei Ausgängen, die jede Boolsche Funktion mit sechs Variablen oder, solange dieselben Eingänge verwendet werden, auch zwei Funktionen mit je fünf Variablen darstellen können. Durch Verknüpfung der LUT eines Slice über dedizierte Multiplexer werden zudem Funktionsgeneratoren mit sieben oder acht Eingängen realisiert. Darüber hinaus können bei einem Teil der Slice-Elemente (SLICEM) die Look Up Tables Speicherfunktionen (Distributed RAM) oder 32-bit-Schieberegister bereitstellen. Zur Datenspeicherung stehen im Virtex-5 neben dem Distributed RAM, der aus Logikbausteinen aufgebaut werden muss, als Block RAM bezeichnete Bausteine 4 Look Up Table

55 X-Ref Target - Figure 5-2 The Configurable Logic Blocks (CLBs) are the main logic resources for implementing sequential as well as combinatorial circuits. Each CLB element is connected to a switch matrix for access to the general routing matrix (shown in Figure 5-). A CLB element contains a pair of slices. These two slices do not have direct connections to each other, and 6.. Der Xilinx Virtex-5 Chapter FPGA 5: Configurable Logic Blocks (CLBs) 49 each slice is organized as a column. Each slice in a column has an independent carry chain. For each CLB, slices in the bottom of the CLB are labeled as SLICE(), and slices in the top of the CLB are labeled as SLICE(). X-Ref Target - Figure 5- CLB COUT COUT CLB COUT COUT Slice XY CLB COUT COUT Slice X3Y Slice() Slice XY Slice X2Y Switch Matrix Slice() CLB CIN COUT CIN Slice XY COUT CLB CIN COUT CIN Slice X3Y COUT CIN CIN Slice XY Slice X2Y UG9_ UG9_5_2_2265 Figure 5-: Arrangement of Slices within the CLB Figure 5-2: Row and Column Relationship between CLBs and Slices Abbildung 6.: Der Configurable Logic Block (CLB) enthält zwei Slice, die über eine Switch Matrix mit anderen CLB verbunden sind (links). Die Carry Chain The Xilinx tools designate slices with the following definitions. Slice An Description X followed by a number identifies the (CIN,COUT) position of each slice schafft in a pair eine as well Verbindung as the column position of the Every zwischen slice contains Slice-Elementen four logic-function generators benachbarter (or look-up tables), CLB. four storage slice. The X number counts slices starting from the bottom in sequence elements,, (the wide-function first CLB multiplexers, and carry logic. These elements are used by all slices column); 2, 3 (the second Jeder CLB Slice column); kann etc. durch A Y followed seine X,Y-Koordinaten by a number to provide identifies logic, a in arithmetic, row einem of and karthesischen ROM functions. In addition Koordinatensystems the identifiziert same within a CLB, werden but counts (rechts) up in two sequence [45]. additional from functions: one storing data using distributed RAM and shifting data with 32-bit to this, some slices support slices. The number remains CLB row to the next CLB row, starting from the bottom. Figure 5-2 shows registers. four Slices CLBs that support these additional functions are called SLICEM; others are called SLICEL. SLICEM (shown in Figure 5-3) represents a superset of elements and located in the bottom-left corner of the die. connections found in all slices. SLICEL is shown in Figure 5-4. mit je 36-Kbit Speicherkapazität zur Verfügung. Jeder Block RAM kann ferner in zwei unabhängige Einheiten zu je 8-Kbit aufgeteilt werden. In der True Dual- Port -Variante wird auf zwei unabhängigen Ein- und Ausgängen auf den Speicher zugegriffen, wohingegen als Simple Dual-Port RAM entweder nur Schreib- oder Lesezugriff auf einem Anschluss erlaubt ist. Dafür kann die maximale Datenwortbreite auf 72 Bit (36-Kbit Block RAM) beziehungsweise 36 Bit (8-Kbit Block RAM) verdoppelt werden. Weiter ist es möglich, das Block-RAM-Element als FIFO 5 -Speicher zu verwenden. Um größere Speicherelemente zu erzeugen, können mehrere Block- RAM-Einheiten kaskadiert werden. de 73 Noch zu erwähnen bleiben die DSP 6 Slice Bausteine, mit denen vielfältige arithmetische Aufgaben wie Addieren, Multiplizieren oder bitweise logische Funktionen bis hin zu Zählern und komplexen mathematischen Funktionen implementiert werden können, ohne auf die Logikresourcen des FPGA zugreifen zu müssen Taktsignale im FPGA 74 Virtex-5 FPGA User Guide UG9 (v5.3) May 7, 2 In einer synchronen digitalen Schaltung spielt das Taktsignal (Clock) eine entscheidende Rolle, da den Signalen der sequentiellen Logikbausteine (Flipflop, Block RAM etc.) bei einem Taktflankenwechsel ihre neuen Werte zugewiesen werden. Um die Funktionalität der Schaltung gewährleisten zu können, muss der Taktversatz (Skew) möglichst gering sein, das heißt die Signallaufzeit des Taksignals (Clock) zu jedem Flipflop der Schaltung sollte gleich sein. Für eine optimale Taktverteilung ist der Vitex-5 FPGA in sogenannte Clock Regions aufgeteilt. Jede Clock Region ist 2 CLB breit und erstreckt sich über 5 First In - First Out 6 Digital Signal Processor

56 X-Ref Target - Figure Chapter 5: Configurable Logic Blocks (CLBs) 6. Field Programmable Gate Array COUT Reset Type Sync Async DMUX D6 D5 D4 D3 D2 D DX A6 A5 A4 A3 A2 A LUT ROM O6 O5 D DX D CE CK FF LATCH INIT INIT SRHIGH Q SRLOW SR REV D DQ CMUX C6 C5 C4 C3 C2 C CX A6 A5 A4 A3 A2 A LUT ROM O6 O5 C CX D CE CK FF LATCH INIT INIT SRHIGH Q SRLOW SR REV C CQ BMUX B6 B5 B4 B3 B2 B BX A6 A5 A4 A3 A2 A LUT ROM O6 O5 B BX D CE CK FF LATCH INIT INIT SRHIGH Q SRLOW SR REV B BQ AMUX A6 A5 A4 A3 A2 A AX SR CE CLK A6 A5 A4 A3 A2 A LUT ROM O6 O5 / A AX D CE CK FF LATCH INIT INIT SRHIGH Q SRLOW SR REV A AQ CIN UG9_5_4_3266 Figure 5-4: Diagram of SLICEL Abbildung 6.2: Diagramm eines Virtex-5 Slice (SLICEL). A-6 bis D-6 stellen die Each CLB can contain zero or one SLICEM. Every other CLB column contains a SLICEMs. In addition, the two CLB columns to the left of the DSP48E columns both contain a SLICEL Eingänge der vier Look Up Table (LUT) dar. Mit dem Inverter auf dem Taktsignaleingang (CLK) kann die sequentielle Logik des SLICEL auch auf der fallenden and a SLICEM. Taktflanke getaktet werden. Die vier Register werden über die Eingänge AX bis DX sowie den Ausgängen der LUT O5-6 angesprochen. Mittig befindet sich die Carry Chain sowie vielfältige Multiplexerlogik, mit der sich die Logikbausteine kaskadieren lassen [45] Virtex-5 FPGA User Guide UG9 (v5.3) May 7, 2 die Hälfte des FPGA (siehe Abbildung 6.3). Die Taktsignale werden unterschieden in Global und Regional Clocks und von den Takttreiberelementen BUFG und BUFR gespeist. Im Modell SX95T sind 32 BUFGs vorhanden, das heißt es können bis zu 32 Global Clocks betrieben werden, jedoch können innerhalb einer Clock Region nur zehn dieser Taktsignale verwendet werden. Die BUFR-Bausteine treiben davon unabhängige regionale Taktnetze, die auf eine bestimmte Clock Region beschränkt sind Clock Management Tiles In vielen Projekten ist es notwendig, das Eingangstaktsignal zu modifizieren, um beispielsweise die Frequenz oder die Phase zu verändern, Verzögerungszeiten auszugleichen (Clock Deskew) oder um zusätzliche Takte zu erzeugen. Dazu stehen im FPGA die sogenannten Clock Management Tiles (CMT) zur Verfügung, die aus zwei DLL 7 sowie einer PLL aufgebaut sind. 7 Delay Locked Loop

57 Clock Regions Taktsignalresourcen : CMTs, BUFGs, 6.. Der Xilinx Virtex-5 FPGA 5 2 CLB Abbildung 6.3: Der Virtex-5 SX95T FPGA ist aus 6 Clock Regions aufgebaut. Jede Clock Region erstreckt sich über die Hälfte des FPGA und hat eine Breite von 2 CLB. Eine DLL besitzt Eingänge für das Taktsignal und für ein Referenzsignal, genannt Feedback, sowie im einfachsten Fall einen Taktsignalausgang. In der DLL befinden sich Verzögerungselemente, mit der eine um einen fixen Zeitbetrag verzögerte Kopie des ursprünglichen Taktsignals erzeugt wird. Eine Kontrolleinheit fügt nun solange Verzögerungselemente in den Taktsignalpfad hinzu, bis die Taktflanken von Feedback- und Eingangssignal übereinanderliegen, das heißt die Phasenverschiebung 36 beträgt. Die DLL zeigt dies üblicherweise über ein Locked -Signal an. Verzögerungszeiten des Taktsignals, die beispielsweise durch die Takttreiberelemente (BUFG) enstehen, können mithilfe einer DLL ausgeglichen werden, indem das Taktsignal nach dem Takttreiber als Feedback der DLL verwendet wird (siehe Abbildung 6.4). Dies spielt vor allem bei der Kommunikation des FPGA mit anderen Hardwarekomponenten eine Rolle, wenn ein Timing Budget für die Laufzeiten von Takt- und Datensignalen zwischen den Komponenten eingehalten werden muss. Die DLL des Virtex-5 stellt zusätzlich um 9, 8 und 27 phasenverschobene Taktsignale zur Verfügung. Die Phase dieser Takte kann zudem noch in Schritten von Taktperiode 256 variiert werden.

58 52 6. Field Programmable Gate Array Takteingang Variable Verzögerungskette Taktausgang Kontroll Einheit Taktnetzwerk Phasendetektor Feedbacksignal Abbildung 6.4: Funktionsweise einer Delay Locked Loop (DLL). Eine PLL ist ähnlich aufgebaut wie eine DLL, besitzt jedoch statt den Verzögerungselementen einen spannungsgesteuerten Oszillator (VCO 8 ), dessen Frequenz und Phase von der Kontrolleinheit modifiziert wird, bis sich Eingangs- und Feedbacksignal in Phase befinden. Über Zähler auf Signal- und Feedbackeingang, sowie in jedem der sechs Signalausgänge der Virtex-5 PLL, können Frequenz und Phase der ausgegebenen Taktsignale in einem weiten Bereich variiert werden. Eine PLL dient daher vor allem zur Frequenzsynthese von Taktsignalen. Des weiteren reduziert die PLL den Jitter auf dem Eingangssignal, sodass sie auch zur Aufbereitung von Taktsignalen verwendet wird. 6.2 Entwurfsablauf Am Anfang jedes FPGA-Designs steht der Entwurf der Schaltung, entweder mit einem graphischen Schaltplaneditor (Schematic), bei dem die Schaltung mithilfe von Blockschaltbildern beschrieben wird, oder auf einer höheren Abstraktionsebene mit einer Hardwarebeschreibungssprache wie beispielsweise VHDL. Bei größeren Projekten ist dies der weitaus effektivere Weg, da sich der Entwickler nicht mehr um die Auswahl einzelner Elemente der Schaltung kümmern muss. Der zweite Schritt besteht in der Entwurfssynthese (Synthesis), bei dem aus dem Programmcode eine Netzliste erstellt wird. Darunter versteht man einen Schaltplan in Textform (NGC 9 -Datei), optimiert auf den verwendeten FPGA unter Berücksichtigung der Entwurfsvorgaben (Constraints) des Entwicklers. An dieser Stelle kann der Schaltungsentwurf mit einer Verhaltenssimulation auf Basis der Netzliste überprüft werden. Dabei wird jedoch nur die Logik der Schaltung simuliert, tatsächliche Signallaufzeiten sowie Durchschaltzeiten der Komponenten können hier noch nicht berücksichtigt werden. Im ersten Schritt der Implementierung des FPGA-Designs (Translate) werden alle Netzlisten des Projektes sowie die Vorgaben für die weiteren Implementierungsschritte in einer sogenannten NGD - 8 Voltage Controlled Oscillator Native Generic Database

59 Implementierung Verifikation 6.2. Entwurfsablauf 53 VHDL Synthesis Verhaltenssimulation.NGC + Constraints Translate.NGD Map.NCD Place & Route Static Timing Analysis Bitstream Abbildung 6.5: Entwurfsablauf eines FPGA-Designs. Datei zusammengefasst. Darauf folgt die Übersetzung der Netzliste in Logikbausteine des FPGA (Mapping), das heißt die Auswahl der benötigten Flipflop, LUT, Block RAM. Das Ergebnis wird in einer NCD -Datei gespeichert und im letzten Implementierungsschritt benötigt, bei dem die Komponenten der Schaltung unter Berücksichtigung der Entwurfsvorgaben im FPGA ausgewählt und untereinander verdrahtet werden (Place & Route). Eine schematische Darstellung des Entwicklungsprozesses ist in Abbildung 6.5 zu sehen. Für die korrekte Funktion der Schaltung ist es wichtig, dass zumindest die Taktperioden der verwendeten Takte spezifiziert werden, damit das Timing Budget (siehe Abbildung 6.6 und Gleichung 6.) bei der Platzierung und Verdrahtung der Komponenten berücksichtigt werden kann. Mithilfe von Constraints können weitere Vorgaben an das Timing der Schaltung oder die Platzierung der Komponenten im FPGA gestellt werden. Abschließend wird eine Timinganalyse (Static Timing Analysis) durchgeführt, bei der die Signallaufzeiten zwischen den Komponenten der Schaltung berechnet wer- Native Circuit Description

60 54 6. Field Programmable Gate Array t ClktoOut t Setup Signal - D Q - DFF kombinatorische Logik - D Q - DFF > t DataPath > t ClkPath Takt Abbildung 6.6: Timing Budget einer digitalen Schaltung. Die Signallaufzeiten durch die kombinatorische Logik zwischen den Flipflop müssen kleiner als die Taktperiode sein. den. Diese setzen sich zusammen aus der Zeit t ClktoOut, nach der das Signal am Flipflop-Ausgang nach Eintreffen einer Taktflanke zur Verfügung steht, sowie der Laufzeit t DataP ath des Signals durch die kombinatorische Logik bis zum nächsten Flipflop. Darüber hinaus muss die Setupzeit t Setup des Flipflop eingehalten werden, die spezifiziert, wie lange das Datensignal schon vor der nächsten Taktflanke am Flipflop anliegen muss. Schlussendlich kommt noch die Differenz der Laufzeiten des Taksignals t ClkP ath zwischen den Flipflop hinzu, sodass gelten muss t ClktoOut + t DataPath + t Setup t ClkPath < Taktperiode. (6.) Mithilfe von (6.) kann überprüft werden, ob die Schaltung mit der vorgegebenen Taktfrequenz betrieben werden kann. Ist dies nicht der Fall, so muss die Schaltung ausgehend vom kritischen Pfad, dem Signal mit der längster Laufzeit, modifiziert werden. Durch Einfügen zusätzlicher Flipflop in den kombinatorischen Teil dieses Signals (Pipelining) kann die Timinganforderung oft nachträglich erfüllt werden. Eine andere Möglichkeit, den Place & Route-Vorgang für ein besseres Timing der Schaltung zu unterstützen, besteht darin, kritische Entwurfsteile in vorgegebene Bereiche des FPGA implementieren zu lassen (Floorplanning), um so unnötig langen Signallaufzeiten entgegen zu wirken. Die Ergebnisse dieses Abschnitts sowie weitere FPGA-Implementierungstechniken werden beim Entwurf des 28-Kanal-TDC in Kapitel 7 angewendet.

61 7. FPGA-Implementierung des M-TDC Ziel dieser Arbeit war die Implementierung eines Time-to-Digital Converter, genannt M-TDC, in einen Xilinx Virtex-5 SX95T FPGA auf dem GANDALF-Modul. Mit je 64 Eingängen im LVDS-Signalstandard pro digitaler Aufsteckkarte können von einem GANDALF-Modul insgesamt 28 Eingangssignale ausgelesen werden (siehe Kapitel 4). Die Spezifikation des M-TDC ist, 28 TDC-Kanäle für die Durchführung präziser Flugzeitmessungen verarbeiten zu können. Dazu muss die Messgenauigkeit besser als die Zeitauflösung der Spektrometerdetektoren sein, weshalb eine TDC-Zeitauflösung besser als ps angestrebt wird. Weiter soll der M-TDC für den Einsatz am COMPASS-II-Experiment über das S-LINK-Protokoll ausgelesen werden, für das im GANDALF-Modul eine passende Schnittstelle vorgesehen ist. Eine Herausforderung dieses Projektes liegt in der großen Anzahl der TDC-Kanäle, die in einem FPGA mit der geforderten Auflösung bis dato nicht implementiert wurde. Um die oben genannten Anforderungen zu erfüllen, wurde das Shifted Clock Sampling (SCS) Konzept aus Abschnitt 5. angewendet. Die Umsetzung des SCS- Algorithmus, der Aufbau des M-TDC sowie die Implementierung von 28 TDC- Kanälen in den DSP-FPGA auf dem GANDALF-Modul werden in diesem Kapitel erläutert.

62 56 7. FPGA-Implementierung des M-TDC 7. Das TDC-Register Bei der Implementierung von 28 TDC-Kanälen stellt sich die Frage nach dem Resourcenverbrauch im FPGA. Die meisten in der Literatur beschriebenen TDC- FPGA verwenden das Delayed Data Sampling (DDS) Konzept aus Abschnitt 5.. Zum Aufbau des TDC-Registers müssen möglichst homogene Verzögerungselemente im FPGA belegt werden. Dies wird für gewöhnlich durch die in Abschnitt 6.. beschriebene Carry Chain realisiert, die die einzige direkte Verbindung zwischen den Slice-Elementen benachbarter CLB darstellt. Die Signallaufzeiten zwischen den Komponenten ist somit vorgegeben und überwiegend homogen. Aufgrund der Durchschaltzeit der Carry Chain lässt sich ein Verzögerungselement von circa 3 ps [4] generieren, wobei die Summe aller Verzögerungselemente einer Taktperiode entsprechen muss. Der Resourcenverbrauch eines TDC-Registers hängt bei dieser Methode von der verwendeten Taktfrequenz sowie der Anzahl der TDC-Flipflop pro Slice ab. Bei einer maximalen Taktfrequenz des vorliegenden FPGA von 5 MHz, was einer Taktperiode von 2 ns entspricht, besteht das TDC-Register aus 2 ns /,3 ns = 67 Flipflop. Für dieses Projekt würden demnach = 8448 Verzögerungselemente gebraucht, wobei die maximal mögliche Taktfrequenz aufgrund des Timingbudgets (6.) einer synchronen, digitalen Schaltung kaum erreicht werden kann. In der Literatur beschriebene TDC-FPGA, die auf der DDS-Methode beruhen, verwenden Taktfrequenzen zwischen 2 MHz bis 4 MHz [46 48]. Berücksichtigt man den zusätzlichen Logikbedarf für weitere Datenverarbeitungsprozesse, so wäre die Umsetzung dieses Projektes mit dem DDS-Algorithmus nicht möglich. Für einen auf der Virtex-5 Carry Chain basierenden TDC ( Kanal) wird beispielsweise ein Resourcenverbrauch von 28 Slice-Elementen [47] angegeben, während der SX95T nur über 472 Slice verfügt. Aufgrund der oben geführten Diskussion kommt in dieser Arbeit der Shifted Clock Sampling (SCS) Algorithmus unter Verwendung von 6 phasenverschobenen Takten, was einem TDC-Register mit 6 Flipflop entspricht, zum Einsatz. Zwar liegt die erzielte Zeitauflösung unter der mit TDC nach der DDS-Methode erreichten Genauigkeit, jedoch ist der Resourcenverbrauch bei weitem geringer. Darüber hinaus kann bei diesem Algorithmus die Taktfrequenz unabhängig von der Länge des TDC-Registers gewählt werden. Wie in Kapitel 5 beschrieben, ist die Genauigkeit eines TDC bestimmt durch die Binbreite (LSB), der kleinsten Einheit, mit der die Observable Zeit digitalisiert wird. Die theoretische Zeitauflösung (5.) kann in der Realität jedoch nicht erreicht werden, was den in Abschnitt 5.3 beschriebenen Nichtlinearitäten eines TDC geschuldet ist. Daher müssen alle Faktoren, die die Linearität der TDC-Bins bei der Umsetzung dieser Methode beeinflussen, berücksichtigt werden. Zum einen sind dies die Phasenfehler der Taktsignale, auf die wir im nächsten Abschnitt zu sprechen kommen. Zum anderen muss die weitaus schwieriger zu kontrollierende Laufzeitdifferenz (Skew) des Datensignals zu den 6 Flipflop des TDC- Registers genannt werden. Dies stellte insofern eine große Herausforderung des Projektes dar, da die Implementierungssoftware dem Entwickler keine Handhabe zur Verfügung stellt, die Verdrahtung einzelner Komponenten im FPGA direkt auszu-

63 7.. Das TDC-Register 57 wählen, weil dies in gewöhnlichen FPGA-Entwürfen weder erwünscht noch notwendig ist. Das Routing kann jedoch indirekt bei der Implementierung durch Timingconstraints beeinflusst werden, wobei sich das Maxskew Constraint [49] als das geeignetste herausstellte. Das Maxskew Contraint spezifiziert die maximal erlaubte Laufzeitdifferenz auf einem Signalnetz. Die Syntax dieses Constraints für eine UCF-Datei (User Constraint File) lautet [45] NET net name MAXSKEW = allowable skew [units]; Anfangs wurden Studien für die Verdrahtung eines TDC-Registers mit acht Flipflop in Verbindung mit dem Maxskew Constraint durchgeführt. Die Ergebnisse, welche allein mit diesem Constraint erzielt wurden, waren jedoch nicht zufriedenstellend (siehe Abbildungen 7. und 7.5 sowie Tabelle 7.). Signaleingang Abbildung 7.: Routing eines TDC-Registers bestehend aus 8 Flipflop, das sich allein unter Verwendung des Maxskew Constraints ergab. Der Skew auf dem Signalnetz beträgt 7 ps. Die Flipflop des TDC-Registers sind in blau gezeichnet und die Switch Boxes der CLB in grau angedeutet. An die Verteilung der Taktsignale werden ähnliche Anforderungen wie an das Datensignal des TDC gestellt, da sie einen möglichst geringen Taktversatz aufweisen sollten. Dafür werden diese Signale über eine Art Baumstruktur zu den sequentiellen Komponenten der Schaltung geleitet, bei der sich das Signal, ausgehend von einem zentralen Verteiler, immer weiter verzweigt. Ergebnis ist eine sehr geringe Laufzeitdifferenz auf dem Taktsignalnetz zu allen Komponenten im FPGA. Wäre

64 58 7. FPGA-Implementierung des M-TDC dies nicht gewährleistet, so würde auch das Taktsignalrouting zur Nichtlinearität der TDC-Bins beitragen. Dieser Ansatz sollte nun für das Datensignalrouting des TDC-Registers adaptiert werden. Um Verzweigungspunkte zu schaffen, wurden zusätzliche Slice-Elemente in das Datensignalnetz eingebaut und das Maxskew Constraint sodann auf die neu entstandenen Signale angewendet (siehe Abbildung 7.2). Durch die erzwungene Verästelung des Signals konnte der Skew auf dem Datensignal jedoch zunächst nicht weiter reduziert werden. Die Ergebnisse für ein TDC-Register bestehend aus acht Flipflop können Abbildung 7.2 und Tabelle 7. entnommen werden. TDC-Flipflops Verzweigungspunkte V Signaleingang Signaleingang V V TDC-Flipflops Abbildung 7.2: Links: Schematische Darstellung des Datensignalroutings eines 8-bin TDC-Registers mit zwei zusätzlichen Slice-Elementen zur Verzweigung des Signals. Rechts: Routing eines TDC-Registers bestehend aus 8 Flipflop entsprechend der schematischen Darstellung. Der maximale Skew auf den einzelnen Signalnetzen liegt im Bereich zwischen 26 ps bis 87 ps. Das optimale Routing wurde durch die spezifische Platzierung der TDC-Flipflop und der Slice-Elemente zur Verzweigung des Datensignals im FPGA erreicht. Dazu wurden mit sogenannten Placement Constraints Vorgaben an die Bausteinplatzierung im Place & Route-Schritt (Abschnitt 6.2) der Implementierung gestellt. Dies kann einerseits durch absolute Location Constraints (LOC-Constraint [49]) bewerkstelligt werden, bei denen die Position eines Slice sowie die gewünschte Slice- Komponente (BEL-Constraint [49]) über seine entsprechenden X,Y-Koordinaten (siehe Abschnitt 6..) im FPGA spezifiziert wird. Andererseits kann auch nur die relative Position (RPM-Constraint [49]) zwischen Elementen einer eingangs definierten Logikgruppe der Schaltung festgelegt werden. Der Software bleibt dann immer noch überlassen, eine geeignete Position dieser Gruppe innerhalb des FPGA zu finden. Ein solches Relative Placement Macro wurde zur Vereinfachung zunächst für ein TDC-Register bestehend aus acht Flipflop sowie den zur Verzweigung des Signals verwendeten Komponenten generiert. Das endgültige Datensignalrouting, bei dem die Signalnetze einen optimalen Routingskew zwischen 2 ps - 23 ps aufweisen,

65 7.. Das TDC-Register 59 ergab sich aus Studien, bei denen vielfältige Konfigurationen der beteiligten Elemente getestet wurden und ist in Abbildung 7.3 zu sehen. Das beste Routing wurde nicht etwa bei einer symmetrischen Anordnung der Komponenten, bei der sich vermeintlich gleich lange Signalwege ergeben müssten, erreicht. Vielmehr fiel auf, dass die besten Ergebnisse bei einer asymmetrischen Platzierung und einem dadurch im FPGA nach links propagierenden Signalverlauf erzielt wurden. Ein Grund dafür ist sicherlich, dass sich die Switch Matrix (Abschnitt 6..) auf der linken Seite einer CLB befindet und das Routingnetzwerk dieser Symmetrie folgt. TDC-Flipflops V TDC-Flipflops Verzweigungspunkte V Signaleingang Signaleingang V V Abbildung 7.3: Bestmögliches Routing eines TDC-Registers bestehend aus 8 Flipflop, das durch gezielte Anordnung der Verzweigungspunkte in einem Relative Placement Macro erzielt werden konnte. Der maximale Skew auf den einzelnen Signalnetzen liegt im Bereich zwischen 2 ps bis 23 ps. In einem letzten Schritt konnte durch Einfügen einer zusätzlichen Signalverzweigung und Kopieren des 8-bin Flipflop Makros schließlich das finale 6-bin TDC- Register (Abbildung 7.4) erzeugt werden. Zum Vergleich zeigt Abbildung 7.5 ein Datensignalrouting, wenn nur das Maxskew Constraint auf das 6-bin TDC-Register angewendet wird. Um das Routing für das Design mit 28 Kanälen exportieren zu können, wurden die Routinginformationen in einem sogenannten Direct Routing Constraint festgehalten. Alle zur Gewährleistung des optimalen Datensignalroutings notwendigen Constraints sind in Anhang A angegeben. Die Signallaufzeiten lassen sich mit der Static Timing Analysis (Abschnitt 6.2) analysieren. Ergebnisse aller Routingstudien sind in Tabelle 7. zusammengefasst.

66 6 7. FPGA-Implementierung des M-TDC TDC-Flipflops TDC-Flipflops V2 V2 Verzweigungspunkte V V V2 V2 V2 V2 Signaleingang Signaleingang V V V2 V2 Abbildung 7.4: Links: Schematische Darstellung der Datensignalverzweigung für ein 6-bin TDC-Register. Rechts: Finales Routing des TDC-Registers bestehend aus 6 Flipflop, das durch Einfügen einer zusätzlichen Signalverzweigung und Kopieren des 8 Flipflop Makros aus Abbildung 7.3, entsprechend der schematischen Darstellung, erzeugt wurde. Der maximale Skew auf den einzelnen Signalnetzen liegt im Bereich zwischen 2 ps bis 27 ps. Tabelle 7.: Ergebnisse für verschiedene Routingvarianten des TDC-Datensignals Anzahl Flipflop im TDC-Register Routingskew Beschreibung 8 7 ps Maxskew Constraint 8 26 ps - 87 ps Maxskew Constraint, Verzweigungspunkte 8 2 ps - 23 ps 6 7 ps Maxskew Constraint 6 2 ps - 27 ps Maxskew Constraint, Verzweigungspunkte Relative Placement Macros Maxskew Constraint, Verzweigungspunkte, Relative Placement Macros

67 7.. Das TDC-Register 6 Signaleingang Abbildung 7.5: Routing eines TDC-Registers bestehend aus 6 Flipflop, das sich allein unter Verwendung des Maxskew Constraint ergab. Der Skew auf dem Signalnetz beträgt 7 ps.

68 62 7. FPGA-Implementierung des M-TDC 7.2 Generierung der Taktsignale Der FPGA erhält ein externes, jitterarmes Taktsignal von einem Clock Multiplier Chip (Si5326) auf dem GANDALF-Modul, der vom 55,52 MHz Takt des TCS-Systems gespeist wird. Der Si5326 besitzt eine interne PLL, mit der sich verschiedene Taktfrequenzen im Verhältnis zur Eingangsfrequenz generieren lassen, sodass eine Frequenzsynthese im FPGA nicht notwendig ist. In diesem Projekt wird der SCS-Algorithmus mit 6 phasenverschobenen Taktsignalen angewendet. Da laut Abschnitt 6..2 in einer Clock Region immer nur zehn verschiedene, von BUFG Takttreibern gespeiste Taktsignale verwendet werden können, werden zunächst acht Takte mit je 8 / 8 = 22,5 Phasenverschiebung erzeugt. Acht weitere Taktsignale erhält man durch lokales Invertieren der Signale. Anders gesprochen werden acht Flipflop des TDC-Registers auf fallenden Taktflanken getaktet. Dazu wird das Taktsignal durch einen Inverter gegeben, der sich am Takteingang jedes Slice befindet (siehe Abbildung 6.2). Um die phasenverschobenen Taktsignale zu erzeugen, bietet der FPGA zwei Möglichkeiten. Entweder man verwendet eine Delay Locked Loop (DLL) oder eine Phase Locked Loop (PLL), deren Funktionsweise in Abschnitt 6..3 besprochen wurde. Die DLL verfügt über Ausgänge mit einer Phasenverschiebung von, 9, 8 und 27. Ferner können die Phasen dieser Signale noch in Schritten von T aktperiode zum 256 Eingangssignal verschoben werden. Da die Ausgänge immer eine Phasenverschiebung von 9 zueinander aufweisen, können pro DLL nur zwei der acht Taktsignale generiert werden. Die PLL verfügt dagegen über sechs Ausgänge, deren Phasen unabhängig voneinander gewählt werden können. Die kleinstmögliche Phasenverschiebung beträgt ein Achtel der Frequenz des Voltage Controlled Oscillator (VCO). Damit lassen sich mit einer PLL vier der acht benötigten Takte erzeugen. Prinzipiell können die phasenverschobenen Takte sowohl mit DLL als auch mit PLL generiert werden, da hierzu aber statt vier DLL nur zwei PLL benötigt werden, fiel die Entscheidung auf die Anwendung der PLL-Variante. Zudem weisen die Ausgänge der DLL einen Jitter von bis zu 2 ps [4] auf, wodurch sich die Zeitauflösung des TDC erheblich verschlechtern würde. Je zwei DLL und eine PLL befinden sich in einer Clock Management Tile (CMT), die wiederum in der mittleren Spalte des FPGA angeordnet sind. Vier Takte mit den Phasen, 22,5, 45 und 67,5 werden von der ersten PLL, die Takte mit 9, 2,5, 35 und 57,5 Phasenverschiebung von der zweiten PLL erzeugt (siehe Abbildung 7.6). Da sich die PLL in unterschiedlichen CMT befinden, muss ein Taktversatz zwischen den beiden Taktsignalgruppen aufgrund der unterschiedlichen Signallaufzeiten des Eingangssignals berücksichtigt werden. Dies kann jedoch durch die einstellbare Phase des Feedbackausgangs des VCOs korrigiert werden, was zu einer negativen Phasenverschiebung aller Ausgangssignale der PLL führt bin TDC-Entwurf Die wichtigsten Bestandteile des M-TDC, die phasenverschobenen Takte sowie das TDC-Register und das Datensignalrouting, wurden in den beiden vorangehenden Abschnitten dargestellt. Hier soll ein Blick auf die Funktionsweise des 6-bin

69 bin TDC-Entwurf 63 PhaseShifter: clk_si_g_p rst ibufgds I O IB inst_clkin_ibufgds PLL_shiftedclks_ CLKIN_IN CLKOUT_OUT CLKOUT_OUT CLKOUT2_OUT CLKOUT3_OUT RST_IN LOCKED_OUT sampling_clk(7:) 22, ,5 Inst_PLL_shiftedclks clk_si_g_n Unterschiedliche Signallaufzeiten verursachen Taktversatz PLL_shiftedclks_2 CLKIN_IN CLKOUT_OUT CLKOUT_OUT CLKOUT2_OUT CLKOUT3_OUT RST_IN LOCKED_OUT 9 2, ,5 Inst_PLL_shiftedclks2 and2 I I O locked locked_imp_locked inst_phaseshifter Abbildung 7.6: Blockschaltbild der TDC-Taktsignal Generierung: Die acht phasenverschobenen Takte werden je zur Hälfte von zwei PLL im FPGA erzeugt. Da die PLL in unterschiedlichen CMT liegen, ist ein Taktversatz zwischen den beiden Taktsignalgruppen unvermeidbar. Der Taktversatz kann durch die einstellbare Phase des VCO-Feedbackausgangs (im Bild nicht sichtbar) kontrolliert werden. TDC sowie auf die Besonderheiten des SCS-Algorithmus geworfen werden. Zuallererst muss besprochen werden, wie sich aus den Ausgängen des TDC-Registers die Zeitinformation über einen Signalzustandswechsel (Hit) extrahieren lässt. Das TDC-Register ist aus D-Flipflop aufgebaut, die über einen Datensignaleingang D sowie einen Taktsignaleingang CLK und einen Signalausgang Q verfügen. Zu jeder steigenden Taktflanke wird der momentane Zustand am Eingang D abgefragt und für die Dauer einer Taktperiode T clk am Ausgang Q gespeichert. Es handelt sich also um ein einfaches Speicherelement. Pegeländerungen können nur korrekt erfasst werden, wenn das Signal schon eine Setup-Zeit t setup vor der Taktflanke und mindestens für die Dauer der Hold-Zeit t hold stabil am Flipflop Eingang anliegt. Sind Setup- und/oder Hold-Zeit verletzt, befindet sich der Ausgang in einem metastabilen Zustand, der von einem weiteren Flipflop sowohl als oder interpretiert werden kann. Wenn mehrere Flipflop an den metastabilen Signalausgang oder direkt an ein asynchrones Signal angeschlossen sind, kann dies zu einem unvorhersehbaren Verhalten der Schaltung führen. Asynchrone Signale müssen daher in einer digitalen Schaltung immer synchronisiert werden.

70 64 7. FPGA-Implementierung des M-TDC Gehen wir zuerst davon aus, dass der Zustand des Signals konstant beträgt. In diesem Fall geben auch alle TDC-Flipflop denselben Wert aus. Findet nun ein Pegelwechsel statt, so zeigen ab einem bestimmten Zeitpunkt alle Flipflop des TDC- Registers den neuen Zustand des Signals an. Aus der Position des Bitwechsels von auf in der Ausgabe des TDC-Registers lässt sich der genaue Zeitpunkt des Hits innerhalb der Taktperiode bestimmen. Nun muss der sogenannte Thermometer Code des TDC-Registers in eine binäre Zahl dekodiert werden. Auf dieselbe Weise kann auch eine Pegeländerung von auf, was einer fallenden Signalflanke entspricht, detektiert werden. Ob der TDC auf die fallende und/oder die steigende Flanke des Datensignals reagiert, hängt nur davon ab, wie der Thermometer Code des TDC-Registers dekodiert wird. Da die Flipflop des TDC-Registers mit unterschiedlichen Takten betrieben werden (Clock Domains), müssen die Ausgänge zuerst synchronisiert werden, um den Thermometer Code analysieren zu können. Lesen wir beispielsweise alle Flipflop mit dem ersten Taktsignal des TDC-Registers aus, so würde das Timingbudget (siehe Abschnitt 6.2) zur Auslese des letzten Flipflop im TDC-Register nur noch ein Sechzehntel der Taktperiode betragen, da der Signalausgang dieses Flipflop erst nach der Taktflanke des zugehörigen Taktsignals abgefragt werden kann. Für Taktfrequenzen von circa 4 MHz, mit der der TDC betrieben wird, ist es aber unmöglich, das Timing auf diese Weise zu erfüllen. Bei einer Taktperiode von 2,5 ns beträgt das Timingbudget wie oben erläutert nur etwa 56 ps. Liest man jedoch nur eine Hälfte der Flipflop mit dem ersten Taksignal aus, die andere Hälfte aber mit dem um 8 phasenverschobenen Takt, so lässt sich das Timingbudget auf eine halbe Taktperiode erhöhen. Deshalb werden die Flipflop in mehrere Register, genannt Partitionen, von unterschiedlichen Takten des TDC-Registers ausgelesen. In diesem Projekt werden vier Partitionen verwendet, wobei jedes vierte Taksignal im TDC-Register eine Partition taktet (siehe Abbildung 7.7). falling edge triggered rising edge triggered Abbildung 7.7: Das TDC-Register wird mit vier Partitionen synchronisiert. Die nummerierten Kästchen repräsentieren die 6 Flipflop des TDC-Registers, wobei die Zahlen die entsprechenden Taktsignale angeben. In blau und grün sind die Flipflop angegeben, die durch die steigenden bzw. fallenden Taktsignalflanken ausgelesen werden. Jedes vierte Taktsignal taktet zusätzlich eine Partition.

71 bin TDC-Entwurf 65 Die Dekodierung des Thermometer Codes wird nun in jeder Partition separat vorgenommen. Ein Hit wird in einer Partition dadurch erkannt, dass sich der Zustand der gelesenen Flipflop ändert (siehe oben). Um keine Hits zu verlieren, die an den Partitionsgrenzen auftreten, werden von jeder Partition nicht nur vier, sondern fünf Flipflop gelesen. Dies bedeutet, dass das erste Flipflop einer jeden Partition auch von der vorherigen gelesen wird. Sei zum Beispiel der Thermometer Code des TDC-Registers gegeben, so würden die ersten beiden 4-bit Partitionen bzw. lauten, und der Hit würde nicht erkannt werden. Die 5-bit Partition löst dieses Problem, da die Partitionen hier mit bzw. gegeben sind. Bisher kann der TDC nur die Zeitinformation eines Hits innerhalb einer Taktperiode bestimmen. Um größere Zeitintervalle oder Zeitdifferenzen zwischen Zeitmarken zu messen, wird ein Zähler gebraucht, der nach jeder Taktperiode inkrementiert wird (Clock Counter). Da für jeden TDC-Kanal ein Zähler benötigt wird, werden diese resourcenschonend mit den DSP-Slice Elementen implementiert. Der Clock Counter zählt die Taktperioden des ersten Taktsignals im TDC-Register, sodass sich die gesamte Zeitinformation eines Hits in TDC-Bins folgendermaßen zusammensetzt: Zeitmarke = Zählerstand (cnt) 6 + Partitionsnummer (part) 4 + Position des Bitwechsels in der Partition (hitpos) Abbildung 7.8 verdeutlicht diesen Zusammenhang. Im Binärsystem ist die Multiplikation mit Zweierpotenzen besonders einfach. So wird die Multiplikation einer Binärzahl mit sechzehn durch Schieben nach links um vier Bit und die Multiplikation mit vier durch Schieben um zwei Bit erreicht. Der Messwert time wird in einem sechzehn Bit breiten Datenwort gespeichert, sodass sich dieser durch Verkettung & der einzelnen Beiträge wie folgt berechnen lässt, wobei (a downto b) die Anzahl der Bits angibt. time (5 downto ) = cnt ( downto ) & part ( downto ) & hitpos ( downto ) Mit sechzehn Bit lassen sich 2 6 = Zahlen darstellen. Der dynamische Bereich des TDC-Datenworts beträgt demnach maximal LSB. Bei einer Taktfrequenz von 4 MHz, was einer Binbreite von : 6 = 56 ps entspricht, erhält 4 MHz man einen dynamischen Bereich von etwa, 2 µs. Ein Messwert des M-TDC gibt die Zeit seit dem letzten Überlauf des Clock Counters an, oder anders gesprochen die Zeit seit dem Start des Zählers modulo des dynamischen Bereichs. Der dynamische Bereich spielt auch insofern eine Rolle, da die korrekte Zeitdifferenz zwischen zwei Hits nur bestimmt werden kann, wenn diese nicht weiter als der halbe dynamische Bereich des TDC auseinander liegen. Grund dafür ist ein möglicher Zählerüberlauf zwischen den beiden Hits, der nur detektiert werden kann, wenn die oben genannte Bedingung erfüllt ist.

72 66 7. FPGA-Implementierung des M-TDC Hit auf dem Datensignal Datensignal Taktsignale Part. Part. 2 Part. 3 Thermometer Code der Partitionen: Part. = Part. = Part. 2 = Part. 3 = Part. TDC-Register Partitionen Hit in Partition time (LSB) = cnt x 6 + part x 4 + hitpos Abbildung 7.8: Prozess zur Detektion eines Hits (hier steigende Flanke) auf dem Datensignal. Der Thermometercode des TDC-Registers muss aufgrund der unterschiedlichen Clock Domains mit vier Partitionen synchronisiert werden. Der Hit wird schließlich durch den Bitwechsel in der zweiten Partition detektiert. Die Zeitinformation berechnet sich aus dem Zählerstand des Clock Counters (cnt), der Partitionsnummer (part) und der Position des Bitwechsels in der Partition (hitpos).

73 7.4. Trigger Matching 67 Um Daten von verschiedenen GANDALF-Modulen vergleichen zu können, müssen die Resetsignale der Zähler sowie das Taktsignal der TDC synchronisiert werden. Dies wird im COMPASS-II-Experiment vom TCS-System sichergestellt, welches das Taktsignal sowie Triggersignale und spezifische, für die Datennahme relevante Informationen über Glasfaserkabel synchron auf alle Module im Experiment verteilt. Wie in Kapitel 3 beschrieben, ist das COMPASS-II-Experiment in den Supercycle des SPS-Beschleunigers eingebunden, und erhält dadurch in regelmäßigen Abständen einen Teilchenstrahl für die Dauer von circa zehn Sekunden. Der Anfang eines sogenannten Spills wird vom TCS-System über das Begin-of-Spill -Signal (BOS) anzeigt (siehe Abschnitt4.3.2). Das BOS-Signal ist daher als Referenzzeitpunkt für den TDC prädestiniert, sodass alle Zähler vor jedem Spill synchron zu diesem Signal genullt werden. Die Dekodierung der TCS-Informationen sowie das TCS-System selbst sind Thema des Abschnitts Es stellt sich nun die Frage, wie die TDC-Messwerte weiterverarbeitet werden. Da die Hits auf dem Datensignal zeitlich unkontrolliert eintreffen, und um eine möglichst totzeitfreie Verarbeitung garantieren zu können, werden die Messwerte zunächst im FPGA zwischengespeichert. Für jeden Kanal des TDC steht dazu ein sogenannter Hitbuffer zur Verfügung. Um auch lange Trigger-Verzögerungen (siehe Abschnitt 7.4) bei maximalen Hitraten verarbeiten zu können, ist der Hitbuffer aus einem Block RAM Element mit einer Speicherkapazität von 24 Wörtern aufgebaut. Auch wird der Block RAM in diesem Fall als Simple Dual Port RAM und nicht als FIFO Speicher konfiguriert, was im nächsten Abschnitt noch näher erläutert wird. 7.4 Trigger Matching Experimente in der Teilchenphysik bestehen für gewöhnlich aus einer großen Anzahl Detektoren. Jeder Detektor setzt sich wiederum aus bis zu mehreren tausend Kanälen zusammen. Im COMPASS-II-Experiment werden circa 25 k Detektorkanäle verarbeitet, was einer Datenrate von bis zu 4 Gigabyte pro Spill entspricht. Da die Datenspeicherung einen großen Kostenpunkt darstellt und der Rechenaufwand zur Analyse dieser Datenmengen enorm ist, ist es wünschenswert, den Untergrund zu unterdrücken und nur die physikalisch relevanten Ereignisse aufzuzeichnen. Die in den Hitbuffern gespeicherten Messwerte werden dafür von einer Trigger Matching Einheit vorselektiert, bevor sie zum Datennahmesystem gesendet werden. Um eine Entscheidung über die Relevanz der Daten treffen zu können, wird im COMPASS-II-Experiment ein Triggersignal (siehe Abschnitt 3.4) erzeugt, das die interessanten Ereignisse vom Untergrund trennt und die Datenauslese aller Module im Experiment steuert. Zudem wird die Zeitmarke des Triggers (Event) selbst von einem TDC gemessen und dient so als Referenzzeitpunkt (Mastertime) für alle zu diesem Ereignis gehörenden Hits. Die Differenz der Zeitmarken von Hit- und Triggersignal, abzüglich einer detektorspezifischen Konstante (T -Korrektur), erlaubt schließlich die Rekonstruktion der Teilchenspuren im Experiment. Da die Generierung des Triggersignals Zeit braucht (typ. 5 ns), müssen die Daten in den Hitbuffern lange genug zwischengespeichert werden können, ohne dass der Speicher überläuft. Entscheidend dafür ist neben der Speicherkapazität die Hitrate sowie die für den Trigger Matching Prozess benötigte Zeit und damit die Triggerrate selbst.

74 write enable FPGA-Implementierung des M-TDC Die Trigger Matching Einheit gibt nur die Zeitmarken der Hits, die innerhalb eines einstellbaren Zeitfensters (Trigger Window) um den Triggerzeitpunkt liegen (siehe Abbildung 7.), an einen Output FIFO (Block RAM Element) weiter. Die Position des Zeitfensters relativ zum Triggerzeitpunkt ist durch die sogenannte Trigger Latency gegeben. Um anhand dieser beiden Parameter die Datenselektion vornehmen zu können, muss auch die Zeitmarke des Triggersignals (Triggerzeit) bekannt sein. Es ist jedoch ausreichend, die Triggerzeit (nicht zu verwechseln mit der Mastertime) mit einer Genauigkeit äquivalent der Taktperiode des TDC zu bestimmen. Dazu wird das Triggersignal zunächst über einen Flipflop synchronisiert, um mögliche metastabile Zustände (siehe Abschnitt 7.3) in der nachfolgenden Logik zu vermeiden. Anschließend wird eine einfache Signalflankenbestimmung durchgeführt, bei der das synchronisierte Triggersignal von einem Flipflop getaktet wird, dessen Ausgang sowohl auf einen weiteren Flipflop als auch auf ein einfaches UND-Gatter gegeben wird. Der zweite Eingang des Gatters wird vom negierten Ausgang des zweiten Flipflop gespeist, sodass sowohl der Zustand des Triggersignals zum Zeitpunkt der letzten wie auch der inverse Zustand zur vorletzten steigenden Taktflanke am Gatter anliegt (siehe Abbildung 7.9). Die Triggerzeit ergibt sich aus dem Zählerstand eines weiteren Clock Counters zum Zeitpunkt der steigenden Triggersignalflanke, angezeigt vom Ausgang des UND-Gatters. Da die Triggersignale in kurzer Abfolge hintereinander eintreffen können, kann es sein, dass der Trigger Matching Prozess für das letzte Event noch nicht beendet ist. Deswegen wird, um keine Trigger zu verlieren, die Triggerzeit in einem Block RAM Element, genannt Trigger FIFO, zwischengespeichert. - D Triggersignal - D Q - - D Q - - D Q - Q - DFF DFF DFF > > > Takt Clock Counter Trigger FIFO Triggerzeit Abbildung 7.9: Blockschema des Triggerzeitmoduls. Die Triggerzeit wird bestimmt, indem der Zählerstand des Clock Counters in den Trigger FIFO geschrieben wird, sobald ein Trigger über die Flankenerkennung detektiert wurde. Der Ausgang des UND-Gatters dient dabei als Schreibfreigabe (write enable).

75 7.4. Trigger Matching 69 Das Trigger Matching wird im FPGA mit einem endlichen Zustandsautomaten (Finite State Machine (FSM)) realisiert. Endliche Zustandsautomaten sind Grundlage vieler digitaler Systeme, bei denen Funktionsabläufe durch zyklisches Durchlaufen einer deterministischen Anzahl von Zuständen gesteuert werden [5, 5]. Zustandsautomaten werden durch synchrone Schaltwerke realisiert. Der Unterschied von Schaltwerken und Schaltnetzen (kombinatorische Logik) besteht darin, dass in Schaltwerken zumindest ein Ausgang auf den Eingang rückgekoppelt wird, was ein speicherndes Verhalten (sequentielle Logik) der Schaltung voraussetzt. Im Gegensatz dazu hängt die Ausgabe von Schaltnetzen nur vom momentanen Wert der Eingangssignale ab. Eine FSM besteht aus einem Schaltwerk, das den aktuellen Zustand Z* des Automaten aus der Menge Z seiner Zustände speichert und diesen auf die Funktion f(x, Z) rückkoppelt, die in Abhängigkeit des aktuellen Zustands Z* sowie der Menge der Eingangssignale X den neuen Zustand des Automaten berechnet. Ein weiterer Prozess steuert die Ausgabemenge Q der State Machine, die allein vom Zustand (Moore-Automat) g(z) oder zusätzlich von den Eingangssignalen (Mealy-Automat) g(x,z), abhängen kann (siehe Abbildung 7.). - D - D Q - Schaltwerk Z* f(x,z) Q - Takt Eingänge X > g (Z) Moore oder g(x, Z) Mealy Ausgänge Q Abbildung 7.: Funktionsweise eines Zustandsautomaten. Ein Schaltwerk speichert den aktuellen Zustand Z*. Folgezustand und Ausgabemenge Q werden von den Prozessen f(x,z) bzw. g(z)(moore-automat) oder g(x,z) (Mealy-Automat) berechnet. Kommen wir nun zur Umsetzung des Trigger Matching Prozesses in einen Zustandsautomaten: Im Anfangszustand st requesttt der Trigger Matching FSM wird gewartet, bis über ein Signal angezeigt wird, dass Triggerzeitmarken zur Abarbeitung bereitstehen. Dann wird aus der Ausgabe des Trigger FIFO die aktuelle Triggerzeit TT in TDC-Bins berechnet. Angenommen, für längere Zeit würde kein Triggersignal mehr empfangen, so würde entweder der Hitbuffer überlaufen, was einen Datenverlust zur Folge hat, oder der Trigger Matching Prozess für das nächste Event würde sehr lange dauern, da erst die alten Zeitmarken aus dem Speicher gelöscht werden müssen. Deswegen wird, sobald der Trigger FIFO leer ist und die FSM wieder im Anfangszustand angelangt ist, ein Zähler hochgezählt. Wird währenddessen kein neues Triggersignal gesendet, so generiert die Logik, sobald der Zähler überläuft, ein internes Triggersignal. Für diesen künstlichen Trigger wird eine Triggerzeitmarke in den Trigger

76 7 7. FPGA-Implementierung des M-TDC FIFO geschrieben, als würde es sich um einen echten Trigger handeln. Das höchstwertige Bit (MSB ) der Triggerzeitmarke zeigt an, ob es sich um einen realen oder künstlichen Trigger handelt. Für den Fall eines echten Triggers wird im nächsten Zustand st writeheader ein sogenanntes Headerwort in den Output FIFO geschrieben, das die Daten verschiedener Events separiert. Um den TDC in das existierende Datennahmessystem (DAQ) redundant integrieren zu können, wurde das Datenformat [52] des momentan am Experiment eingesetzten F-TDC Chips [53, 54] weitestgehend übernommen. Dies hat den Vorteil, dass die Decoding-Library der Datennahmesoftware DATE [55] nicht modifiziert werden musste, da die Daten nicht von denen eines F Chips unterscheidbar sind. Das Headerwort kann durch das höchstwertige Bit von einem Datenwort unterschieden werden und ist für den Datensatz eines Events folgendermaßen aufgebaut: tbo event no.(6) TT(9) xor chip/chan. ID (6) port(4) PLL locked(4) Aufbau des TDC-Headerworts Jeweils 32 der insgesamt 28 Eingangssignale des GANDALF TDC können eindeutig durch die sechs Bit breite Chip/Channel-Identifikationsnummer unterschieden werden. Durch das Portlabel werden je 32 Kanäle zusammengefasst, wobei nur die Portnummern, 4, 8 und 2 verwendet werden. Weiter sind im Headerwort die schon erwähnte Triggerzeit (TT) sowie eine intern generierte Eventnummer, die die Anzahl der empfangenen Trigger im aktuellen Spill angibt, enthalten. Die PLL locked Bits sind für den M-TDC nicht definiert und werden konstant auf gesetzt. Dasselbe gilt für die tbo und xor Bits, wobei diese standardmäßig auf gesetzt werden. Trigger Hits Trigger Latency Trigger Window alte Hits werden vom Hitbuffer gelöscht zum Output FIFO Abbildung 7.: Der Trigger Matching Prozess: Nur Hits innerhalb eines einstellbaren Zeitfensters um den Triggerzeitpunkt werden in den Output FIFO geschrieben. Messwerte älter als die Trigger Latency werden vom Hitbuffer gelöscht. Most Significant Bit

77 7.4. Trigger Matching 7 Im Zustand st writeheader werden auch die Startzeit T start = T T Latency sowie die Stopzeit T stop = T T Latency + W indow aus der Triggerzeit und den beiden oben erwähnten Parametern Trigger Latency und Trigger Window berechnet, anhand derer die Zeitmarken in den Hitbuffern selektiert werden. Da das Headerwort nur für jeden achten Kanal geschrieben werden muss, werden von jeder Trigger Matching Komponente insgesamt acht Kanäle des 28-Kanal-TDC verarbeitet. Zu jedem Event werden sukzessiv die relevanten Daten von allen acht Hitbuffern in denselben Output FIFO geschrieben. Im Zustand st nextchan wird deshalb der Lesezeiger read pointer der Trigger Matching Einheit mit der Speicheradresse Rdptr mem(chan id) des aktuellen Hitbuffers, auf der das letzte mal vom Speicher gelesen wurde, sowie der Schreibzeiger write pointer mit der aktuellen Speicheradresse, auf die der nächste Messwert geschrieben wird, abgeglichen. Im Zustand st hitsearch wird entschieden, ob das Datenwort HitBuffer dout, das unter der aktuellen Leseadresse im Hitbuffer gespeichert ist, in den Output FIFO geschrieben oder gelöscht wird. Es werden drei Fälle unterschieden:. HitBuffer dout < T start In diesem Fall wird die State Machine angewiesen, das nächsten Datenwort aus dem Speicher auszulesen, da die Zeitmarke vor dem Triggerfenster liegt und somit verworfen werden kann. Dazu wird der Lesezeiger inkrementiert und unter Rdptr mem(chan id) abgespeichert, sodass die Datenselektion auf Kanalnummer chan id beim nächsten Event erst ab dieser Speicheradresse beginnt. Dieser Vorgang wiederholt sich solange, bis Lese- und Schreibzeiger übereinstimmen (read pointer = write pointer) oder eine der nächsten Bedingungen erfüllt ist. Handelt es sich um ein künstliches Event, so wird der Trigger Matching Prozess an dieser Stelle abgebrochen. Der künstliche Trigger hat damit seinen Zweck erfüllt, da alle Hits, die definitiv nicht in das Zeitfenster nachfolgender Trigger passen, aus dem Speicher gelöscht wurden. Die State Machine wird dann direkt in den Zustand st writetrailer, der unter 3. beschrieben wird, versetzt. 2. T start HitBuffer dout T stop Die Zeitmarke liegt innerhalb des Zeitfensters, sodass im nächsten Zustand st hitselect ein neues Datenwort in den Output FIFO geschrieben wird. Es enthält zu den schon vom Headerwort bekannten Informationen den sechzehn Bit breiten TDC-Messwert. chip/chan. ID(6) DATA(6) port(4) PLL locked(4) Aufbau des TDC-Datenworts Anschließend wird die nächste Zeitmarke aus dem Hitbuffer gelesen. Da sich mehrere Triggerfenster überlappen können, wird die Variable Rdptr mem(chan id) nun

78 72 7. FPGA-Implementierung des M-TDC nicht mehr überschrieben. Anderenfalls würden die Messwerte, die auch in das Zeitfenster des nächsten Events passen, nicht gefunden. Auch hier muss überprüft werden, dass nicht von der aktueller Schreibadresse gelesen wird. In diesem Fall geht es im Zustand st writetrailer weiter. 3. HitBuffer dout > T stop Ist diese Bedingung erfüllt, so gelangt die FSM aus den in. und 2. beschriebenen Zuständen in den Zustand st writetrailer. Hier wird die Kanalnummer chan id inkrementiert, sodass der Trigger Matching Prozess für den nächsten Hitbuffer durchgeführt werden kann. Weil die Triggerzeit sowie die Parameter Latency und Window unverändert bleiben, müssen nur die Lese- und Schreibzeiger der State Machine mit denen des neuen Hitbuffers synchronisiert werden, weshalb im Zustand st nextchan gestartet werden kann. Handelt es sich jedoch um den letzten der acht Kanäle, wird stattdessen ein Trailerwort in den Output FIFO geschrieben, das die Daten von denen des nächsten Events trennt. Außer in der Chip/Channel Identifikationsnummer unterscheidet sich das Trailerwort nicht vom letzten Headerwort. Die State Machine wartet anschließend wieder im Zustand st requesttt, bis das nächste Triggerevent verarbeitet werden kann. Es sei noch erwähnt, dass bei der Überprüfung der drei oben genannten Bedingungen eventuelle Zählerüberläufe berücksichtigt werden müssen. Dies kann zum einen zwischen Hit- und Triggerzeitmarke der Fall sein. Zum Anderen können Zählerüberläufe bei der Berechnung der Start- und Stoppzeiten auftreten, da diese Zeiten ja keine negativen Werte annehmen können. Dies kann durch Erweiterung der Zählerbreite der verwendeten Clock Counter um zwei zusätzliche Bit überprüft werden. In den Hitbuffern werden daher eigentlich 8-bit-Datenwörter gespeichert, wobei nur die sechzehn niederwertigsten Bits den TDC-Messwert darstellen. Im einfachsten Fall hat kein Zählerüberlauf stattgefunden, sodass die beiden höchstwertigen Bits von Messwert sowie Start- und Stoppzeit übereinstimmen müssen. Dagegen hat ein Zählerüberlauf stattgefunden, wenn sich die Wörter im ersten Zusatzbit unterscheiden. Das zweite Bit ist notwendig, da nur mit dieser Information festzustellt werden kann, ob beispielsweise die aktuelle Zeitmarke noch vor der Startzeit liegt, also die erste Bedingung erfüllt ist. Auf dieselbe Weise lassen sich auch die beiden anderen Bedingungen überprüfen. Hierbei wird auch die Notwendigkeit der oben erwähnten künstlichen Trigger deutlich, da anderenfalls Zeitmarken, die zeitlich weiter als der dynamische Bereich von der Startzeit entfernt liegen, nicht mehr eindeutig zugeordnet werden können. Die für den Trigger Matching Prozess benötigte Zeit limitiert die maximal möglichen Hit- und Triggerraten, die der M-TDC verarbeiten kann. Deshalb wurde der Trigger Matching Prozess für verschiedene Szenarien simuliert: In jedem Hitbuffer der acht Kanäle, die von einer Trigger Matching Einheit verarbeitet werden, liegt ein gespeicherter Messwert vor, der zudem im aktuellen Trigger Window liegt. Die Zeit, bis das nächste Event verarbeitet werden kann, beträgt in diesem Fall circa 47 ns.

79 7.5. Das S-LINK Interface 73 Für neun Hits in jedem Hitbuffer, wobei nur ein Hit jedes Kanals im Trigger Window liegt, beträgt die Verarbeitungszeit des Events circa 78 ns. Die für den Trigger Matching Prozess benötigte Zeit ist desto kleiner, je weniger Hits im Trigger Window liegen, da diese verworfen werden können und nicht in den Output FIFO geschrieben werden müssen. 7.5 Das S-LINK Interface Die vom Trigger Matching Prozess aus den Hitbuffern von acht Kanälen selektierten Zeitmarken liegen im Output FIFO zur Datenauslese bereit und müssen eventweise zum Datennahmesystem gesendet werden. Das Datenformat der DATE- Datennahmesoftware verlangt jedoch, dass im DATE Headerwort (siehe Abschnitt 7.7.) die Größe des zu sendenden Datenpakets mitgeteilt wird. Dazu werden die Daten eines Events von einer weiteren State Machine aus dem Output FIFO ausgelesen. Datenwörter verschiedener Events werden anhand des TDC Header- und Trailerworts unterschieden, die ebenso in den S-LINK FIFO geschrieben werden. Dabei wird die Anzahl der Datenwörter von einem Zähler erfasst. Sobald sich das gesamte Event im S-LINK FIFO befindet, werden keine neuen Daten mehr aus dem Output FIFO gelesen und die State Machine zeigt der nachfolgenden Logik über ein Steuersignal an, dass die Datenauslese (siehe Abschnitt 7.7) beginnen kann. Sobald der S-LINK FIFO vollständig geleert ist, wird der Zähler zurückgesetzt und die Daten für das nächste Event vorbereitet. 7.6 Partitionierung und Floorplanning Für die Implementierung von 28 TDC-Kanälen muss der 6-bin TDC-Entwurf im FPGA vervielfältigt werden. Leider lässt sich ein Design dieser Größe aufgrund der hohen Taktfrequenzen nicht ohne weiteres implementieren. Würde man die Logik aller Kanäle auf einmal instanziieren, so könnte das Timingbudget (siehe Abschnitt 6.2) der Schaltung nicht erfüllt werden, da die Implementierungsalgorithmen nicht komplex genug sind, um eine geeignete Platzierung und Verdrahtung für alle Komponenten im FPGA zu finden. Es gibt jedoch Möglichkeiten, die Software beim Place & Route-Schritt dahingehend zu unterstützen. Als erstes muss mit Hilfe der Static Timing Analysis der kritische Pfad der Schaltung gefunden werden (siehe Abschnitt 6.2). Das Timing kann beispielsweise durch Pipelining, bei dem zusätzliche Flipflop in die kombinatorische Logik des kritischen Pfades eingebaut werden, verbessert werden. Nachteil dieser Methode ist der erhöhte Resourcenbedarf. Eine weitere Möglichkeit besteht darin, die Flipflop der zeitkritischen Pfade mit einem sogenannten Clock Enable Signal zu steuern. Dadurch werden die Flipflop nur getaktet, wenn das Enable Signal zum Zeitpunkt der steigenden Taktflanke im Zustand high ist. Die effektive Taktfrequenz wird dadurch, abhängig von der Frequenz des Clock Enable Signals, zumindest halbiert. Außer zur Erzeugung des Enable Signals wird keine weitere Logik gebraucht. Darüber hinaus lässt sich diese Methode sehr leicht im VHDL Code der Schaltung umsetzen.

80 74 7. FPGA-Implementierung des M-TDC Aus schon in Abschnitt 7.3 erwähnten Gründen ist darauf zu achten, dass das Enable Signal zum Taktsignal synchron ist. Zweck dieses sogenannten Multicycle Constraints ist die Erhöhung des Timingbudgets (6.) des kritischen Pfades. Auf diese Weise kann auch leicht das Timing ganzer Bereiche der Schaltung gesteuert werden. Damit das zusätzliche Timingbudget auch genutzt werden kann, muss es der Implementierungssoftware in Form eines FROM-TO Constraints [49] mitgeteilt werden. In der UCF-Datei wird das Constraint folgendermaßen deklariert: TIMESPEC TSname = FROM src group TO dest group value; TSname ist der Bezeichner des Constraints. Src group und dest group spezifizieren die Start- und Endpunkte der entsprechenden Signalpfade. Das neue Timingbudget value zwischen den beiden Flipflopgruppen wird in Einheiten der ursprünglichen Taktperiode angegeben. Mehrere Komponenten des TDC-Entwurfs machen von diesem Constraint Gebrauch. Ohne weitere Vorgaben an die Implementierungssoftware werden die Bausteine einer Schaltung jedoch über den gesamten FPGA verstreut instanziiert. Dadurch ergeben sich zum Teil beträchtliche Signallaufzeiten zwischen den einzelnen Komponenten, was sich wiederum negativ auf die Performance des Designs auswirkt. Abhilfe kann das sogenannte Floorplanning schaffen. Dabei wird der Software ein Bereich im FPGA vorgegeben, in den die Logik des Designs implementiert werden soll. Dadurch können zumeist optimale Signallaufzeiten für eine maximale Performance des Designs erzielt werden. Der gewünschte Bereich wird über das Koordinatensystem, in dem auch die Slice sowie DSP und Block RAM Bausteine angeordnet sind, spezifiziert. Mit dem AREA GROUP Constraint [49] kann der Floorplan und die Komponenten, die in diesen Bereich implementiert werden sollen, in der UCF-Datei des Designs festgelegt werden. AREA GROUP groupname RANGE = range; INST comp name AREA GROUP = groupname; Groupname ist der Bezeichner des Constraints. Mit range wird die Größe des Floorplans angegeben und comp name spezifiziert die Logikgruppe, die in den Floorplan implementiert werden soll F-Block Wie im vorherigen Abschnitt erläutert, ist es unumgänglich, für den FPGA-Entwurf des 28-Kanal-TDC einen Floorplan zu erstellen. Dazu muss das Design in einzelne Bereiche aufgeteilt werden. Da eine Trigger Matching Komponente (Abschnitt 7.4) acht Hitbuffer verarbeitet und die Daten in einen gemeinsamen S-LINK FIFO schreibt, ist es naheliegend, die gesamte Logik von je acht TDC-Kanälen zusammenzufassen. In Anlehnung an den F-TDC Chip wird ein solcher Bereich F-Block genannt.

81 F-Block TDC channel TDC channel Partitionierung und Floorplanning 75 Der F-Block setzt sich aus den TDC-Registern, Clock Countern, Partitionen und Hitbuffern von acht Kanälen sowie der Trigger Matching Komponente inklusive des Output FIFO und einem S-LINK FIFO zusammen (siehe Abbildung 7.2). Der FPGA muss also in sechzehn äquivalente Bereiche für die F-Blöcke aufgeteilt und die Datenauslese aller S-LINK FIFO von einem zentralen Interface koordiniert werden (siehe Abschnitt 7.7). Der Virtex-5 SX95T FPGA ist in sechzehn Clock Regions aufgeteilt (siehe Abbildung 6.3). Da auch der strukturelle Aufbau des FPGA dieser Symmetrie folgt, wird je einer Clock Region ein F-Block zugeordnet. Der Logik jedes TDC-Kanals eines F-Blocks wird wiederum ein eigener Bereich innerhalb der Clock Region zugewiesen. Der UCF-Datei-Eintrag für den Floorplan eines F-Blocks ist in Anhang B zu finden. TDC register(6 flip-flops) partition partition 4 Hit Buffer RAM clock counter 8x TDC register(6 flip-flops) partition partition 4 Hit Buffer RAM clock counter 28 x Data Trigger Matching Output FIFO SLink FIFO 6 x F-block DAQ Abbildung 7.2: F-Block: Zur Verarbeitung von 28 TDC Kanälen wird das FPGA- Design in 6 F-Block Elemente aufgeteilt. Angenommen, ein F-Block wurde erfolgreich implementiert, so ist es immer noch möglich, dass durch Hinzufügen weiterer Logik, die Platzierung und Verdrahtung der Komponenten des F-Blocks bei der nächsten Implementierung des FPGA-Entwurfs modifiziert wird. Zwar bleibt der F-Block auf seinen Floorplan beschränkt, jedoch kann das Timing der Schaltung nicht mehr garantiert werden. Um die Implementierungsergebnisse zeitkritischer Bereiche eines FPGA-Designs zu speichern und in weiteren Implenentierungsschritten wiederzuverwenden, kann die Technik der Partitionierung (Incremental Design Reuse) auf diese Komponenten angewendet werden. Dazu wird der FPGA-Entwurf zunächst wie gewohnt implementiert. Sobald die Timingvorgaben erfüllt sind, werden die Informationen über die Platzierung und Verdrahtung der Logikbausteine in speziellen Dateien mit der Endung.prev abgelegt und können in weiteren Implementierungsschritten beliebig oft wiederverwendet werden. In einer sogenannten PXML-Datei wird die Komponente, für die eine Partition erstellt werden soll, spezifiziert. Wie eine Partition definiert wird, zeigt