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1 4. Einteilung der Programmiertechnologien Programmable logic device (PLD) Field programmable gate array (FPGA) Zusammenfassende Bewertung S. A. Huss / Folie 4-1

2 Einteilung der Programmiertechnologien Programmierung (im Sinne einer Konfigurierung): Verbindungsstruktur Funktionsböcke Ein-/Ausgabezellen S. A. Huss / Folie 4-2

3 Einteilung der Programmiertechnologien Statische RAM-Zelle Lesen/Schreiben: TT wird über Wortleitung geöffnet Normalbetrieb: TT gesperrt; steuern das zugehörige Programmierelement Inhalt der Zelle ist flüchtig, d.h. Einschreiben der Konfiguration nach jedem Neustart ('power-up') erforderlich Besonderheit: S. A. Huss / Folie 4-3

4 Einteilung der Programmiertechnologien EPROM-Zelle Schreiben: Einbringen einer Ladung auf G2 mittels einer hohen Programmierspannung (11-21V) zwischen G1 und Drain-Anschluß: Transistor wird dauerhaft ausgeschaltet (Verschiebung der Schwellenspannung) Löschen: durch Bestrahlung mit UV-Licht elektrisch (EEPROM oder flash-eprom) S. A. Huss / Folie 4-4

5 Einteilung der Programmiertechnologien Tabelle 4.1 Besonderheiten: Inhalt der Zelle ist nicht flüchtig Datenerhaltung mehr als 10 Jahre Programmierzyklen möglich S. A. Huss / Folie 4-5

6 Einteilung der Programmiertechnologien Antifuse Technik Funktion : Umgekehrt wie eine Schmelzsicherung Programmierung : Durch einen stromstoß (3 15 ma) Varianten : HL/HL Metall/Metall Mischformen Roff : 1 2 M Ron : Besonderheit: Verbindung ist irreversibel S. A. Huss / Folie 4-6

7 Einteilung der Programmiertechnologien Entwicklungstrends Speicherprogrammierbare werden den Markt beherrschen. S. A. Huss / Folie 4-7

8 Programmable logic device (PLD) Einteilung: kombinatorische DNF-Implementierung sequentielle kombinatorische Teilschaltung Speicherelemente Huffman-Normalform einer FSM Beispiel: Funktionen yo, y1 S. A. Huss / Folie 4-8

9 Programmable logic device (PLD) DNF mit p Eingängen, n Produkttermen, m Ausgängen: konjunktiv verknüpfte Eingangssignale (Produktterme) [ UND-Ebene] werden disjunktiv verknüpft (SOP, 'sum of products') [ ODER-Ebene] Klassifizierung von PLD PROM ODER-Ebene programmierbar PLA, (FPLA) UND-Ebene programmierbar ODER-Ebene PAL UND-Ebene programmierbar LCA ('logic cell array'), FPGA neue, unterschiedliche Architekturen S. A. Huss / Folie 4-9

10 Programmable logic device (PLD) programmable read only memory (PROM) Architektur: vollständig dekodierte, fest verdrahtete UND-Ebene programmierbare ODER-Ebene Abbild der Wahrheitstabelle Beispiel: Funktionen yo, y1 S. A. Huss / Folie 4-10

11 Programmable logic device (PLD) Bewertung: geeignet für Kodierung weniger geeignet für die Implementierung logischer Funktionen aufgrund der vollständigen Dekodierung (p Eingänge: 2p Produktterme): viele Eingänge nicht alle Produktterme erforderlich hohe Redundanz programmable logic array (PLA) Architektur: keine festverdrahtete UND-Ebene Produktterme können mehrfach in der ODER-Matrix verwendet werden S. A. Huss / Folie 4-11

12 Programmable logic device (PLD) Beispiel: Funktionen yo, y1 S. A. Huss / Folie 4-12

13 Programmable logic device (PLD) nmos-realisierung des Beispiels: p0 x2 x2 p1 p2 x0 x0 x1 x2 p3 x0 x1 x 0 x1 x0 x2 x2 x0 x1 x2 Programmierung: CMOS-PLA: EPROM, EEPROM bipolare PLA: Trennung von Schmelzpfaden ('fusible links'), irreversibel Übergabeformat für Programmiergerät: JEDEC-Norm S. A. Huss / Folie 4-13

14 Programmable logic device (PLD) programmable array logic (PAL) Architektur: Prinzipschaltung für sequentielle Logik: S. A. Huss / Folie 4-14

15 Programmable logic device (PLD) Complex PLD (CPLD) Einteilung SPLD ('simple PLD'): PROM, PLA, PAC mit einer Komplexität bis zu 1000 äquivalenten Gattern CPLD ('complex PLD'): PAL-ähnliche Blöcke (LAB) werden mittels einer Schaltmatrix verbunden. Komplexität: mehrere äquivalente Gatter S. A. Huss / Folie 4-15

16 Programmable logic device (PLD) Verzögerungsmodell für PLD: S. A. Huss / Folie 4-16

17 Field programmable gate array (FPGA) Feinkörnigere Architektur im Vergleich zu CPLD Verdrahtung aus Segmenten S. A. Huss / Folie 4-17

18 Field programmable gate array (FPGA) Implementierung kombinatorischer/sequentieller Logik mittels programmierbarer Funktionsblöcke Logikzellen o kombinatorische o sequentielle o gemischte E/A-Zellen Schalter für anwendungsspezifische Verdrahtung (Verbildung von Leitungselementen) globale Verbindungen und dedizierte Taktleitungen Architekturvarianten Sea of Gates Multiplexer Lookup Table S. A. Huss / Folie 4-18

19 Field programmable gate array (FPGA) Multiplexerbasierte Architektur Actel Act-1 1. Schaltkreisarchitektur S. A. Huss / Folie 4-19

20 Field programmable gate array (FPGA) 2. Programmierbare Verbindungen S. A. Huss / Folie 4-20

21 Field programmable gate array (FPGA) 3. Logikzelle (LM: 'logic module') 4. LM-Implementierung eines SR-Latch (negierte Eingänge) Realisierung der Speicherfunktion mittels Rückkopplung S. A. Huss / Folie 4-21

22 Field programmable gate array (FPGA) Actel Act-2, Act-3 S. A. Huss / Folie 4-22

23 Field programmable gate array (FPGA) Verzögerungsmodell: S. A. Huss / Folie 4-23

24 Field programmable gate array (FPGA) Modell der Verbindungsverzögerung: Aus Elmore Ansatz: µ4 (t ) µ4 (t ) R14C1 R24C 2 R34C 3 R44C 4 R1C1 R1 R2 C 2 R1 R2 R3 C 3 wobei: Antifuse: r Leitungssegment: C, (R 0) τ D4 R1 R2 R3 4 RC4 3 RC3 R4 C 4 2 RC2 Anzahl Antifuses: 100K 1M S. A. Huss / Folie 4-24 RC1

25 Field programmable gate array (FPGA) Lookup Table basierte Architektur Xilinx XC Schaltkreisarchitektur S. A. Huss / Folie 4-25

26 Field programmable gate array (FPGA) 2. Programmierbare Verbindungen S. A. Huss / Folie 4-26

27 Field programmable gate array (FPGA) 3. Zellen CLB LUT : : 'configurable logic block' 'lookup table' S. A. Huss / Folie 4-27

28 Field programmable gate array (FPGA) Xilinx XC 3000 S. A. Huss / Folie 4-28

29 Field programmable gate array (FPGA) Verzögerungsmodell: S. A. Huss / Folie 4-29

30 Field programmable gate array (FPGA) Modell der Verbindungsverzögerung: S. A. Huss / Folie 4-30

31 Field programmable gate array (FPGA) S. A. Huss / Folie 4-31

32 Zusammenfassende Bewertung Neue Anwendungsfelder anwenderprogrammierbarer : Prozessoren (ASIP) Custom computing machines (CCM) Rapid prototyping S. A. Huss / Folie 4-32

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