FPGA: Pseudo Random Generator (PRNG) von Prof. Dr.-Ing. Dirk Rabe

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1 Praktikum Digitaltechnik FPGA: Pseudo Random Generator (PRNG) von Prof. Dr.-Ing. Dirk Rabe Gruppe: Teilnehmer: Vortestat: Testat: Benutzte Geräte:

2 1 1 Einleitung und Überblick 1 Einleitung und Überblick Dieser Versuch behandelt drei Themen: 1) Den Logikanalysator als Messgerät zur Schaltungsanalyse (z.b. Fehleranalyse). 2) Den Pseudo-Random-Generator (PRNG). 3) Den Entwurf des PRNG als Repräsentant sequentieller Schaltungen mit VHDL. Teile dieser Versuchsanleitung entstammen der Versuchsanleitung von Prof. Dr.-Ing. Ingo H. Karlowsky. Verglichen mit dem bei Herrn Karlowsky durchgeführten Laborversuch wird hier der Fokus auf die Hardwarerealisierung in einem FPGA gelegt. V / FPGA-Einführung und Hardwareentwurf mit VHDL

3 2 2 Der Logikanalysator Logikanalysatoren sind ein sehr nützliches Hilfsmittel bei der Erprobung und Analyse digitaler Schaltungen. Im Unterschied zu Oszilloskopen sollen sie nicht die Kurvenform der Eingangssignale möglichst authentisch wiedergeben, sondern den zeitlichen Ablauf von Binärsignalen. Mehrere Binärsignale können als Zahlen dargestellt werden (binär, oktal oder hexadezimal). Die aufzunehmenden Daten werden typischerweise fortlaufend in Speichern abgespeichert. Ähnlich wie bei Oszilloskopen können Trigger definiert werden. Die Triggerbedingungen können jedoch wesentlich komplizierter gestaltet werden. Da die Signale fortlaufend gespeichert werden, ist auch die Historie der Signale darstellbar. Bei Fehleranalysen wird beispielsweise auf eine Fehlerbedingung getriggert und dann anschließend analysiert wie es zu diesem Fehler gekommen ist. Hierzu ist die Historie von besonderer Bedeutung. Die Anzahl der Pins digitaler Schaltungen kann mehrere hundert betragen (z.b. hat das auf dem Experimentierboard DE2 verwendete FPGA 475 Pins). Die Anzahl der Signale, die gleichzeitig aufgezeichnet werden können hängt vom Logikanalysator (und damit den Anschaffungskosten) ab (neben weiteren Parametern wie die maximale Abtastrate und die Speichertiefe). Die im Versuch verwendeten Geräte sind eine Kombination aus Oszilloskopen und einfachen Logikanalysatoren. Professionelle Logikanalysatoren weisen typischerweise wesentlich umfangreichere Trigger- und Verarbeitungsmöglichkeiten auf. FPGA-Einführung und Hardwareentwurf mit VHDL V /

4 3 3 Der Pseudo Random Number Generator (PRNG) 3 Der Pseudo Random Number Generator (PRNG) 3.1 Einleitung Sehr häufig werden in der Technik Zufallszahlen benötigt (z.b. zur Untersuchung von dynamischen Systemen, zum Testen vom RAM-Speichern, für kryptographische Verfahren,...). Solche Generatoren lassen sich sehr gut mit rückgekoppelten Schieberegistern (LFSR ) aufbauen. Im folgenden werden 2 prinzipielle Realisierungen unterschieden: Fibonacci- und Galois-LFSRs Fibonacci-LFSR Abbildung 1 zeigt den Hardwareaufbau eines 4 Bit Fibonacci-LFSRs und die 2 4-1=15 Bitmuster, die sich durch Taktung des rückgekoppelten Schieberegisters ergeben Abbildung 1: Mit jedem Clock(Takt)-Impuls wird der gesamte Inhalt des Schieberegisters um eine Stelle nach rechts verschoben (Multiplikation mit 2). Das Exklusiv-Oder-Verknüpfte Signal wird dabei in die Bitposition 1 (SL-Eingang) rückgekoppelt. Der Inhalt der Bitposition 4 (MSB) geht dabei verloren. Auf diese Weise entsteht mit jedem Taktimpuls ein neues Bitmuster im Schieberegister. Erst nach = 15 Taktimpulsen wiederholt sich die ursprüngliche Bitkombination (Pseudo-Zufallszahlen). Für längere Schieberegister mit geeigneter Rückkoppelung erhöht sich die Anzahl der Bitkombinationen entsprechend (2 n -1) Galois-LFSR Sequenz eines 4-Bit Fibonacci-LFSRs (linear Feedback Shift Registers) Abbildung 2 zeigt den Hardwareaufbau eines 4 Bit Galois-LFSRs und die 2 4-1=15 Bitmuster, die sich durch Taktung des rückgekoppelten Schieberegisters ergeben. Der Unterschied zum Fibonacci-LFSR liegt in der Art der Rückkopplung. Das am weitesten rechts befindliche Register wird hier über ein EXOR-Gatter mit Schiebewerten verknüpft. Der Wert des Schieberegisters 4 wird hier mit dem Schieberegister 1 EXOR-verknüpft und mit der nächsten steigenden Flanke in das Register 3 übernommen. LFSR: Linear Feedback Shift Register - also auf Deutsch: linear rückgekoppeltes Schieberegister V / FPGA-Einführung und Hardwareentwurf mit VHDL

5 3.2 Optimale Rückkopplung eines Schieberegisters P=x 4 + x Abbildung 2: Sequenz eines 4-Bit Galois-LFSRs (linear Feedback Shift Registers) Auch hier entsteht mit jedem Taktimpuls ein neues Bitmuster im Schieberegister. Erst nach = 15 Taktimpulsen wiederholt sich die ursprüngliche Bitkombination (Pseudo-Zufallszahlen). Für längere Schieberegister mit geeigneter Rückkoppelung erhöht sich die Anzahl der Bitkombinationen entsprechend (2 n -1). 3.2 Optimale Rückkopplung eines Schieberegisters Die Darstellung in diesem Abschnitt gilt sowohl für das Fibonacci- als auch für das Galois- LFSR. Für die gewählte Struktur des LFSRs (Linear Feedback Shift Register - linear rückgekoppeltes Schieberegister) mit maximaler Periodizität gibt es 2 mögliche Bitfolgesequenzen: eine Bitfolgesequenz der Länge 2 n -1 (siehe Abb. 1), eine Bitfolgesequenz der Länge 1: sämtliche Bits sind 0. Den Nullzustand muss man in jedem Fall vermeiden, wenn man ein LFSR mit maximaler Periodizität haben möchte. Bei der Realisierung mit Flipflops sollten damit nicht alle Flipsflops den Reset-Zustand 0 haben. Der Zustand des Schieberegisters (also das Bitmuster sämtlicher Register zum aktuellen Zeitpunkt) ist nicht als Pseudozufallszahl zu betrachten. Lediglich das Eingangsbit ist als Zufallsbit zu betrachten. In der Fibonacci-Realisierung wird das Bit von der ersten Position nämlich einfach bis zur letzten Position des Schieberegisters propagiert. Kennt man also zum Zeitpunkt t das in den Registern gespeicherte Bitmuster, so wird zum Zeitpunkt t+1 (also nach der nächsten steigenden Taktflanke) dieses Muster lediglich um eine Position weiter geschoben. Dabei fällt der Wert des höchstwertigen Registers heraus und das niederwertigste Bit wird aus der Modulo-2-Verknüpfung (EXOR) anderer Register gebildet. Nun stellt sich die Frage welche Bits man per EXOR zurück koppeln muß, um ein LFSR mit maximaler Periodizität zu erhalten. Dies kann man mathematisch berechnen (Z-Transformation) oder aus Tabellen entnehmen. Die Rückkoppelungen werden mit einem Rückkopplungspolynom beschrieben. Dies ist in Abbildung 3 für ein 16-Bit Fibonacci-LFSR und in Abbildung 4 für ein 16-Bit Galois-LFSR mit einer Periodizität von =65535 beschrieben. Die 1 im Polynom kennzeichnet beim Fibonacci-LFSR die Rückkopplung auf das 1.Bit und FPGA-Einführung und Hardwareentwurf mit VHDL V /

6 5 3 Der Pseudo Random Number Generator (PRNG) beim Galois-LFSR die Rückkopplung vom 1.Bit. Es ist zu beachten, dass die Numerierung der Bits in den beiden LFSRs unterschiedlich ist P=x 16 +x 14 +x 13 +x Abbildung 3: 16-Bit-Fibonacci-LFSR maximaler Periodizität und das zugehörige Rückkopplungspolynom P P=x 16 +x 14 +x 13 +x Abbildung 4: 16-Bit-Galois-LFSR maximaler Periodizität und das zugehörige Rückkopplungspolynom P In Tabelle 1 sind für mehrere LFSR-Längen (n) die Rückkoppelungspolynome angegeben, die eine maximale Periodizität ergeben. Rückkoppelungspolynom Periodenlänge n 2 n 1 4 x 4 + x x 5 + x x 6 + x x 7 + x x 8 + x 6 + x 5 + x x 9 + x x 10 + x Tabelle 1: Rückkoppelungspolynome, die ein LFSR maximaler Periodizität liefern V / FPGA-Einführung und Hardwareentwurf mit VHDL

7 3.2 Optimale Rückkopplung eines Schieberegisters 6 Rückkoppelungspolynom Periodenlänge n 2 n 1 11 x 11 + x x 12 + x 11 + x 10 + x x 13 + x 12 + x 11 + x x 14 + x 13 + x 12 + x x 15 + x x 16 + x 14 + x 13 + x x 17 + x x 18 + x x 19 + x 18 + x 17 + x Tabelle 1: Rückkoppelungspolynome, die ein LFSR maximaler Periodizität liefern FPGA-Einführung und Hardwareentwurf mit VHDL V /

8 7 4 Beschreibung sequentieller Schaltungen in VHDL 4 Beschreibung sequentieller Schaltungen in VHDL Im Gegensatz zu den bisher verwendeten kombinatorischen Schaltungen haben sequentielle Schaltungen ein Gedächtnis (vergleiche auch Automaten). Das Herzstück dieser sequentiellen Schaltungen sind speichernde Schaltungselemente. Als speichernde Schaltungselemente werden typischerweise taktflankengesteuerte Flipflops verwendet. Es stellt sich nun die Frage wie man das Verhalten von Flipflops in VHDL beschreiben kann. Flipflops werden im architecture-body in einem Prozess beschrieben. In Abbildung 5 ist ein D- Flipflop mit asynchronem Reset beschrieben. In der Sensitivity-Liste ist das Taktsignal clk und das Signal für den asynchronen Reset (rst_n) beschrieben. D.h., dass Änderungen am Eingang d nicht zu einer Neubewertung vom Ausgangssignal q führt. Wenn das Signal rst_n 0 ist, so wird der Ausgang q auf 0 gehalten. Sollte rst_n von 1 auf 0 wechseln so wird unabhängig vom Takt der Ausgang unmittelbar auf 0 gesetzt. Ist rst_n= 1 so wird bei jeder steigenden Taktflanke der Eingang D übernommen (elsif clk event and clk= 1 - also Signalwechsel an clk und der neue Wert soll 1 sein). In dem Bereich zwischen diesem elsif und dem end if wird hier nur d auf q zugewiesen. In diesem Bereich können auch komplexere Ausdrücke stehen. Bei Automaten könnte hier z.b. der Folgezustand kodiert werden. Außerdem können hier auch mehrere Bits - wie z.b. Vektoren - zugewiesen werden. Beim PRNG kann hier nun die Schiebefunktion und die Rückkopplung beschrieben werden. Abbildung 5: Verhaltensbeschreibung eines taktflankengesteuerten D-Flipflops V / FPGA-Einführung und Hardwareentwurf mit VHDL

9 3.2 Optimale Rückkopplung eines Schieberegisters 8 Auf einzelne Bits eines Signals vom Typ std_ulogic_vector kann durch Angabe der Bit-Position oder des Bit-Bereichs zugegriffen werden. Dies soll durch folgendes Beispiel erklärt werden. Das Signal mysig sei hierbei vom Typ std_ulogic_vector(1 to 10). mysequentialproc : process begin... elsif clk event and clk= 1 mysig(3 to 8) <= mysig(1 to 6); -- schieben um 2 Bit-Positionen mysig(2) <= mysig(3) xor mysig(2); -- xor-verknüpfung des alten Werts vom mysig(2) und mysig(3) end if; end process mysequentialproc; FPGA-Einführung und Hardwareentwurf mit VHDL V /

10 9 5 Aufgabenstellung 5 Aufgabenstellung Es soll ein PRNG in VHDL realisiert werden. 5.1 Vorbereitung (vor dem Praktikumstermin) Die Antworten sind auf dem Ausdruck handschriftlich zu ergänzen. 1) Wie lautet ein Polynom P1, das ein 5-Bit-LFSR mit maximaler Periodizität liefert? 2) Skizzieren Sie die Struktur des Fibonacci- und Galois-LFSR, das dieses Polynom P1 verwendet. 3) Skizzieren Sie die Struktur des Fibonacci- und Galois-LFSR, das das Polynom P2=x 5 +x 1 +1 verwendet. 4) Was passiert wenn Sie bei der Verwendung des Polynoms P1 mit der Bitfolgenkombination starten? V / FPGA-Einführung und Hardwareentwurf mit VHDL

11 5.1 Vorbereitung (vor dem Praktikumstermin) 10 5) Vervollständigen Sie in der folgenden Tabelle die Bitfolgenkombination für die Fibonacci- und Galois-LFSRs, die das Polynom P2 verwenden. Nr. Fibonacci-LFSR Galois-LFSR Tabelle 2: Bitfolge für 5-Bit Fibonacci- und Galois-LFSRs bei Verwendung des Polynoms P2 FPGA-Einführung und Hardwareentwurf mit VHDL V /

12 11 5 Aufgabenstellung 6) Ermitteln Sie eine weitere Bitfolge-Sequenz, die nicht in der vorherigen Aufgabe enthalten ist und nicht mit beginnt. Tragen Sie diese Sequenz in die folgende Tabelle ein. Nr Fibonacci-LFSR 7) Folgender VHDL-Prozess soll das sequentielle Verhalten des PRNGs beschreiben. Ergänzen Sie den VHDL-Code an den durch Unterstreichung gekennzeichneten Stellen. -- type : sequential -- inputs : clk_i, res_n_i -- outputs: prng_reg prng_p: process (, ) begin -- process prng_p Galois-LFSR Tabelle 3: weitere Bitfolge für 5-Bit Fibonacci- und Galois-LFSRs bei Verwendung des Polynoms P2 if then -- asynchronous reset (active low) prng_reg <= ( others => ' ' ); elsif then -- rising clock edge -- prng_reg <=... end if; end process prng_p; V / FPGA-Einführung und Hardwareentwurf mit VHDL

13 5.2 VHDL-Kodierung, Synthese, FPGA-Programmierung und Erprobung VHDL-Kodierung, Synthese, FPGA-Programmierung und Erprobung 8) Wählen Sie zunächst eine Schieberegisterlänge von 5 Bits. 8.a) Editieren Sie die Dateien prng.vhd und prng_core.vhd! Versuchen Sie zunächst den Aufbau des VHDL-Codes zu verstehen! Hinweis: Über den generischen Parameter reg_width_g können Sie in der entity prng die Schieberegisterbreite anpassen (Anmerkung: der generische Parameter reg_width_g in der entity reg_core wird automatisch in der Instanziierung überschrieben). 8.b) Passen Sie - falls nötig - zunächst in der Datei prng.vhd die Schieberegisterbreite an die Aufgabenstellung an! 8.c) Ergänzen Sie die architecture, die das Verhalten von prng.vhd beschreibt! Verwenden Sie ein Rückkopplungspolynom, so dass ein LFSR mit maximaler Periodizität entsteht (siehe Aufgabenvorbereitung Punkt 1)! Die Wahl des LFSR-Typs (Fibonacci oder Galois) wird von der Praktikumsbetreuung für jede Gruppe festgelegt. 8.d) Stellen Sie sicher, dass in der Top-Level-Architecture der Druckschalter 0 als Takt verwendet wird. 8.e) Erproben Sie die VHDL-Implementierung auf dem DE2-Board! Überprüfen Sie die Periodizität des LFSRs. 8.f) Ändern Sie das Rückkopplungspolynom wie folgt: - P=x 5 +x 1 +1 (vergleiche Versuchsvorbereitung Polynom P2) - Überprüfen Sie die Periodizität und protokollieren Sie die Bitfolgen bzw. vergleichen Sie die Sequenz mit Ihren Erwartungswerten aus der Aufgabenvorbereitung! - Ändern Sie die den Reset-Wert des Schieberegisters, auf eine Bit-Kombination, die Sie bei diesem Polynom nicht erreichen konnten und die nicht ist! Überprüfen Sie hier die Periodizität und protokollieren Sie die Bitfolgen bzw. vergleichen Sie die Sequenz mit Ihren Erwartungswerten aus der Aufgabenvorbereitung! 9) Ändern Sie den VHDL-Code wie folgt: - Schieberegister mit 15 Flipflops (Rückkopplungspolynom ändern!) - Verwendung eines auf dem DE2-Board generierten 27MHz Clock 9.a) Implementieren Sie die Hardware auf das FPGA! 9.b) Beobachten Sie das Verhalten mit dem Logikanalysator! 9.c) Triggern Sie auf eine beliebige 15-Bit-Kombination! Welches ist das Vorgänger- und das Nachfolger-Bitmuster? Hinweise: Das Pin-Map-File muss die benötigten Pins enthalten! 5.3 Ergänzende Frage zur VHDL-Kodierung im Protokoll 10) Erklären Sie die Verwendung der generischen Parameter in der Entity und bei der Instanziierung (Stichworte Default-Werte und Überschreibung bei...)? FPGA-Einführung und Hardwareentwurf mit VHDL V /

14 13 5 Aufgabenstellung 5.4 Hinweise zum Protokoll Folgende Punkte müssen im Protokoll enthalten sein: Dokumentation des Source-Codes Antworten zur Frage in Abschnitt 5.3 Dokumentation des Logikanalysatorbilds V / FPGA-Einführung und Hardwareentwurf mit VHDL