Interdisziplinäres Laborpraktikum. Master ET. Versuch 783. Digitale Speicher

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1 Interdisziplinäres Laborpraktikum Master ET Versuch 783 Digitale Speicher Institut für Nanoelektronik E-9 Technische Universität Hamburg-Harburg, 2009 Stand: , Lait Abu-Saleh

2 1. Einleitung In der Informationstechnik ist besonders die Speicherung von Informationen in digitaler Form von Interesse. Hier muss der Speicher die Information in Form einzelner Bits enthalten. Das kann durch Stromfluss, eine Kondensatorladung, ein Magnetfeld u. a. erfolgen. Jedes Element, das zwei Zustände längerfristig beibehält (Speichereigenschaft) eignet sich prinzipiell als Elementarzelle der Speicherung (Speicherzelle). Da jede Zelle genau einen Signalzustand (ein Bit) speichern kann, ist zur Speicherung größerer Informationsmengen in System von vielen Speicherzellen erforderlich. Jede Zelle hat dabei neben der Speichereigenschaft folgende Eigenschaften: - mittels einer Adresse (binäres Signal) direkt auswählbar - kann (mindestens einmal) definiert in einer der beiden Zustände gebracht werden (beschreibbar) - der aktuelle Zustand kann von außen gelesen werden. Zusätzlich ist es zweckmäßig im Zusammenhang mit der Adressierung auch die Organisationsform der Zellen (matrixförmig, seriell usw.) festzulegen. Des weiteren fasst man meist mehrere Zellen zu einem Wort (Breite: 4,8 oder 16 Bit) zusammen. Dabei werden die Zellen eines Wortes gleichzeitig adressiert und damit parallel sowohl beschieben als auch gelesen ( wortorganisierter Speicher). Digitale Speicher werden durch eine Reihe typischer Merkmale beschrieben: - die Speicherkapazität: Menge der Bits oder Bytes, die ein Speicher aufnehmen kann (z. B. 1 kbit = 2 10 bit = 1024 bit) - die Zykluszeit als mindestens erforderliche Zeit zwischen zwei aufeinanderfolgenden Speicherzugriffen - die Zugriffsart, z. B. wahlfreier Zugriff: alle Speicherplätze sind in beliebiger, ungebundener Reihenfolge les- und beschreibbar (random access memory - RAM) nur lesen: der Speicherinhalt kann nicht verändert werden (read only memory - ROM) serieller Zugriff: Bindungen an eine Reihenfolge, in der auf die einzelnen Daten zugegriffen werden kann. Weitere Merkmale eines Speichers beziehen sich z. B. auf: - elektrische Größen (Versorgungsspannung, Verlustleistung, Anschlüsse, verwendete Schaltungstechniken) - das Verhalten bei Abschalten der Betriebsspannung (flüchtige nicht flüchtige Speicher) - wirtschaftliche Größen wie z B. Kosten pro Bit, das Volumen u.a.m. 2

3 Verbreitet ist heute folgende Einteilung typischer Speicher nach der technischen Bedeutung: - klassische Speicher (Film, Foto, Buch) - magnetomotorische Speicher (mit bewegtem magnetischem Informationsträger für die Ton- und Videospeicherung sowie als Massenspeicher in der Rechentechnik - Halbleiterspeicher auf Basis integrierter Schaltungstechniken - sonstige Speicher (Lochband, Magnetblasenspeicher, optische Speicher) Bild 1: Vergleich verschiedener Speichermedien Für die Rechen- und Informationstechnik sind Halbleiterspeicher von größter Bedeutung, da mit ihrer Hilfe die Hauptspeicher heutiger Rechner realisiert werden (z. B. Mikrorechner, Bild 2). Die Speicherung größerer Datenmengen bleibt weiterhin 3

4 hauptsächlich magnetischen Speichermedien vorbehalten, zumal diese i. A. nichtflüchtig sind. Bild 2: Speicher eines Mikrorechners Für die nähere Kennzeichnung der Halbleiterspeicher können ganz verschiedene Merkmale herangezogen werden, z. B.: - Funktionselemente (Bipolar-, MOS-Transistor) - Schaltungstechniken, wie z. B.: Bipolartechniken (TTL, ECL, I 2 L) MOS-Techniken (P-MOS, N_MOS, CMOS) Ladungstransferschaltung (sog. CCD-Techniken) GaAs-Technik Speicher aus Bipolartransistoren arbeiten durchweg als statische Speicher, während MOS-Techniken als statische oder dynamische, und CCD-Techniken nur als dynamische Speicher arbeiten können. Dynamische Speicher halten die Information nur für jeweils kurze Zeit. Der Speicherinhalt muss daher regelmäßig ausgelesen und wieder neu gespeichert werden (refreshing). Wesentlicher sind aber die Grundtypen von Halbleiterspeichern, nämlich: - Schreib-Lese-Speicher (RAM) - Nur-Lese-Speicher (ROM) - Read-mostly-memories ("Meist-Lese-Speicher") In der ersten sind Gruppe kann die Information beliebig oft ein- und ausgelesen werden. Die Schreib- und Lesezugriffszeiten liegen dabei beide in der Größenordnung von typischerweise < 1 µs. 4

5 Bild 3: Übersicht über gebräuchliche Halbleiterspeicher RAM = Random Access Memory PLD = Programmable Logic Device ROM = Read Only Memory PLA = Programmable Logic Array M = Masken-programmiert PAL = Programmable Array Logic P = programmierbar LCA = Logic Cell Array EP = löschbar und programmierbar EEP = Elektrisch löschbar und Programmierbar Nach der Schaltungsstruktur (Organisation) lassen sich die Halbleiterspeicher weiter einteilen in Umlauf- und Matrixspeicher (Bild 4). Umlaufspeicher bestehen aus Schieberegistern, von denen 1..M parallel angeordnet sein können. Die gespeicherte Information läuft hierbei um, deshalb besitzen diese Speicher eine relativ große Zugriffszeit. Im ungünstigsten Fall erreicht die in einer Zelle gespeicherte Information erst nach N Takten den Ausgang und kann gelesen werden. Matrixspeicher entsprechen bezüglich des strukturellen Aufbaus den Ferritkernspeichern. Die Speicherzellen sind matrixartig, d. h. in Zeilen N und Spalten M angeordnet. Im Grenzfall N = 1 geht daraus das Parallelregister hervor. 5

6 Bild 4: Organisation von Halbleiterspeichern Grundsätzlich besteht ein Matrixspeicher (Bild 5) aus folgenden Funktionsblöcken, die aber je nach Speichertyp nicht alle vollständig vorhanden sein müssen: - die Speichermatrix, die bit- oder wortweise organisiert ist, - eine Dekodierungsvorrichtung zum dekodieren der X- und Y-Adresse (Zeilen- und Spaltenleitungen) - Verstärker für das Lese- und Schreibsignal (Schreib-Lese-Verstärker, evtl. Bustreiber) - eine Steuerlogik zur Realisierung der gewünschten Funktion (Lesen, Schreiben), zur Auswahl des Speichers und zur Freigabe der Ausgänge 6

7 Bild 5: Prinzip des Matrixspeichers Varianten ergeben sich durch: - Anordnung der Speicherzellen in mehreren Teilmatrizen - gemeinsame Eingänge für Zeilen- und Spaltenadressen über Multiplexer - Dateneingänge und -ausgänge auf jeweils gemeinsamen Anschlüssen - Auffrischungsschaltungen für dynamische Speicher Insgesamt ergeben sich folgende Chipanschlüsse: - Betriebsspannung - Adresseingänge - Datenein- und -ausgänge - Schreib-Lese-Eingänge (meist als WE bezeichnet) - Chipauswahl für die Aktivierung des Bausteins (CS) - evtl. weitere Anschlüsse, wie RAS, CAS etc. 7

8 Bei bitorganisierten Speichern wird für extrem kleine Kapazitäten (bis 32 bit) jede Zelle über ein UND-Gatter durch zwei Leitungen angewählt. Damit sind je 2 n Adressleitungen erforderlich. Für Kapazitäten von 32 bit bis 16 Kbit werden Adressdecoder eingesetzt. Das führt auf folgende Werte: Kapazität n 1 Kbit 2 Kbit 4 Kbit 16 Kbit 64 Kbit 256 Kbit Adressbit M = ld n Daraus ist zu ersehen, dass kleine Gehäuse nur eine Adressierung bis 16 Kbit ermöglichen. Darüber hinaus können die Adressen zusätzlich über einen Multiplexer in nieder- und höherwertigen Teilen nacheinander ausgewählt werden. Dieses Prinzip wird standardmäßig bei heutigen dynamischen Speicherbausteinen verwendet. Bei der Wortorganisation (Wortbreite k, 4 oder 8 bit) werden gleichzeitig 4 bzw. 8 Zellen ausgewählt. Bild 6 zeigt die mögliche Realisierung eines Speichersystems mit bitorganisierten und mit wortorganisierten Speicherbausteinen. Bild 6: Aufteilung eines Speichersystems a) Gesamtspeicher mit N Worten zu je L bit, b) Wortorganisation: L Speicherbausteine mit je N/L Worten zu je L bit, c) Bitorganisation: L Speicherbausteine mit je N Bits Bei Wortorganisation benötigt ein Speicher mit einer Kapazität von n Bit und einer Wortbreite k genau ld(n/k) Adressleitungen und k Datenleitungen, also insgesamt k + ld (n/k) Leitungen. Ein bitorganisierter Speicher benötigt auch ld(n/k) Adressleitungen, aber nur eine Datenleitung, also k-1 Leitungen weniger. Daher sind höherintegrierte Speicher meist bitorganisiert. 8

9 2. Schreib-Lese-Speicher RAM 2.1 statisches RAM In einem statischen RAM sind die Speicherzellen meist in Matrixform angeordnet (Bild 7a). Die Speicherzelle eines statischen RAM besteht aus einem FlipFlop (Bild 7b). Dieses Bild 7b: Speicherzelle behält, einmal beschrieben, den Wert solange bis die Versorgungsspannung ausfällt. Wenn man diesen Speicher in CMOS -Technologie realisiert, so ist die Stromaufnahme sehr gering, solange keine Schreib- oder Lesezugriffe erfolgen. Versieht man ein Speicher-IC mit einer Pufferbatterie, so behält der Speicher seinen Inhalt über Jahre, da die Batterie durch den Reststrom kaum entladen wird. Dieses nutzt man in PCs, um die BIOS-Einstellungen auch bei Abschalten der Versorgungsspannung zu erhalten (NV-RAM). 9

10 Da die moderne CMOS-Technologie mittlerweile Taktfrequenzen im GHz-Bereich ermöglicht, sind die statischen Speicher sehr schnell und ermöglichen Zugriffszeiten unterhalb von 1 ns. Diese Zugriffszeiten waren früher nur mit aufwendiger ECL- Technik erreichbar, die zudem einen sehr hohen Stromverbrauch hatte. Im PC wird dieser schnelle Speicher als Cache verwendet. Dieser befindet sich zwischen dem Prozessorkern und dem langsamen Arbeitsspeicher. Er beschleunigt, besonders bei Mehrfachzugriffen, den Datentransfer zwischen Arbeitsspeicher und Prozessor. Bild 8: CMOS-Speicherzelle Bild 8 zeigt den typischen Aufbau einer statischen CMOS-Speicherzelle. Sie besteht aus 6 Transistoren. Zwei CMOS-Paare bilden Inverter, deren Ausgänge mit dem jeweiligen Eingang des anderen Inverters gekoppelt sind. Durch die Kreuzkopplung bilden sich zwei logisch stabile Zustände, es ist jeweils ein Inverter auf logisch 1, während der andere Inverter auf logisch 0 liegt. Damit lassen sich zwei Zustände (0 und 1) speichern. Zum Auslesen des Speichers wird über die Select-Leitung eine ganze Speicherzeile ausgewählt. Die Datenleitungen D und D, die für jeweils eine ganze Spalte gemeinsam sind, führen die Werte an den Spaltendecoder, der eine Spalte auswählt und an den Datenausgang des Speichers gibt. Zu Schreiben wird auf die Datenleitungen der ausgewählten Zelle vom Spaltendecoder der Wert gelegt und über die Select-Leitung die Zeile ausgewählt. Da die Datenleitungen der anderen Spalte hochohmig sind, wird nur die ausgewählte Zelle beschrieben. Der Aufwand von 6 Transistoren pro Speicherzelle ist höher als beim dynamischen Speicher, so dass für große Speicher (Arbeitsspeicher im PC) deshalb dynamischer Speicher verwendet wird. 2.2 dynamisches RAM Der am häufigsten verwendete Halbleiterspeicher ist der dynamische Speicher. Der prinzipielle Aufbau ist in Bild 8 dargestellt. Die Speicherzellen sind auch in einer 10

11 Matrix angeordnet und werden über Zeilendekoder (Rowaddressdecoder) und Spaltendekoder (Columnaddressdecoder) ausgewählt. Um die Anzahl der externen Bild 9: dynamischer Speicher Anschlüsse gering zu halten, werden die Adressleitungen gemultiplext. Das heißt, es wird erst die eine Hälfte der Adresse an das Speicher-IC gelegt und mit einer Flanke am RAS-Signal übernommen. Damit wird eine ganze Zeile ausgelesen und zwischengespeichert. Die anschließende Flanke am CAS-Signal wählt dann das einzelne Datenbit aus, das an den Ausgang gelegt wird DRAM-Speicherzelle In Bild 10 ist die typische Ein-Transistor-Speicherzelle dargestellt. Sie besteht aus einem Transistor und einer Kapazität. Die gespeicherte Ladung auf der Kapazität entspricht dem logischen Wert, das heißt, eine Null entspricht keiner Ladung und eine Eins entspricht Ladung auf der Kapazität. Zum Auslesen der Speicherzelle wird zuerst die Bitleitung BL auf eine definierte Spannung 11

12 Bild 10: dynamische Speicherzelle (VDD/2) vorgeladen (precharge). Dann wird durch eine Spannung auf der Wortleitung WL der Transistor durchgeschaltet. Wenn auf der Kapazität keine Ladung gespeichert war (logisch Null), so sinkt beim Durchschalten der Pegel auf der Bitleitung, war vorher eine logische Eins gespeichert (Ladung auf der Kapazität), so steigt der Pegel auf der Bitleitung. Diese Pegeländerungen werden durch Leseverstärker auf die logische Pegel Eins oder Null verstärkt. Da beim Auslesen der Speicherzelle die Ladung auf der Kapazität verändert wird, muss diese wieder auf den richtigen Wert aufgeladen werden. Dies geschieht durch Zurückschreiben der verstärkten logischen Pegel in die Speicherkapazität. Zum Schreiben in die Speicherzelle wird auf die Bitleitung der logische Pegel angelegt (Null = Gnd; Eins = Vdd), die Wortleitung aktiviert und damit Transistor durchgeschaltet. Das Auslesen einer Speicherzelle dauert eine bestimmte Zeit. Zum Einen bildet der Kanalwiderstand des Transistors zusammen mit der Kapazität der Bitleitung eine Zeitkonstante, die den Pegel auf der Bitleitung nur langsam ansteigen lässt, zum Anderen sind die Leseverstärker nur endlich schnell, so dass auch bei modernen Speichern die Zeit vom Anlegen der Adresse bis zur Bereitstellung der Daten ns beträgt. Ein ganzer Lesezyklus dauert sogar über 100 ns Fast Page Mode und EDO Für moderne Computersysteme ist eine Zugriffszeit von 60 ns viel zu langsam. Das Auslesen mehrerer aufeinanderfolgender Adressen kann beschleunigt werden, indem nicht jede Adresse komplett neu angelegt wird und somit ein kompletter Lesezyklus durchlaufen wird, sondern indem nur einmal die obere Hälfte der Adresse mit dem RAS-Signal übernommen wird und danach nur die untere Hälfte der Adresse verändert wird und mit dem CAS-Signal übernommen. Durch die Matrixanordnung der Speicherzellen wird bei einem Zugriff nicht nur eine einzelne Zelle gelesen, sondern eine ganze Zeile. Über die Adresse beim CAS-Signal wird dann aus der Zeile ein bestimmter Wert ausgewählt. Da die gesamte Zeile zwischengespeichert ist, kann mit fortlaufenden CAS-Zugriffen schneller auf die jeweiligen Werte zugegriffen werden. Der Zugriff auf den ersten Wert dauert weiterhin 50 ns, jede folgende Adresse ist aber schon in 20 ns gelesen. Der Unterschied zwischen Fast Page Mode und EDO-RAM liegt nur darin, dass beim EDO-RAM die Daten auch dann am Ausgang liegen, wenn das CAS-Signal wieder inaktiv wird. Dieses wird in den Bildern 11 und 12 deutlich. 12

13 Bild 11: Fast Page Mode Bild 12: EDO Synchronous DRAM (SDRAM) Synchrone DRAMs (SDRAM) sind Speicherbausteine mit einer Schaltungsarchitektur, die synchron zu einem Bustakt arbeitet. Dazu werden alle Eingangs- und Ausgangssignale jeweils mit der steigenden Flanke des Taktes übernommen. Um aufeinanderfolgende Adressen zu lesen (Burst), muss nur noch die Startadresse und die Länge des Burst angelegt werden. Die Daten erscheinen dann in 10 ns Abständen (100 MHz Bustrakt) am Datenausgang. Aber auch bei SDRAM ist die Zeit, bis die ersten Daten am Ausgang anliegen, nicht kürzer als bei Fast-Pag oder EDO Bausteinen. Der Vorteil wirkt sich aber bei Systemen mit Cache- Speicher aus, da der Cache schneller gefüllt wird. Weiterhin ist ein SDRAM-Baustein in mehreren Bänken organisiert. Diese können unabhängig voneinander gelesen, beschrieben und aufgefrischt (refresh) werden. Damit kann die Wartezeit bis zum ersten Datenwert durch verschachtelte Adressierung versteckt werden. Bild 13 zeigt das Blockschaltbild eines typischen SDRAM-Bausteins. 13

14 Bild 13: Prinzip eines SDRAM Refresh Wie schon beschrieben, besteht die gespeicherte Information aus Ladungen auf der Kapazität der Speicherzelle. Die Kapazität ist ca ff klein, die Ladungen also sehr gering. Da die Schalttransistoren in der Speicherzelle nicht ideal sind und auch im abgeschalteten Zustand ein Reststrom fließt, wird die Kapazität nach einiger Zeit entladen und es kann nicht mehr sicher zwischen einer gespeicherten Null und einer Eins unterschieden werden. Daher müssen alle Speicherzellen in bestimmten Abständen aufgefrischt (refresh) werden. Dieses geschieht im einfachsten Fall durch Auslesen der Zelle, da dabei automatisch der Zelleninhalt wieder in die Speicherzelle geschrieben wird. Da beim Lesen einer Zelle die gesamte Zeile aktiviert wird, sind zum Refresh des ganzen Speichers nur soviel Refresh-Zyklen notwendig, wie Zeilen vorhanden sind. Ein Speicherbaustein mit 64 kbit, der eine quadratische Speichermatrix enthält (256 Zeilen mit je 256 Speicherzellen) benötigt also nur 256 Refreshzyklen. Da während eines Refresh nicht auf den Speicher zugegriffen werden kann, soll zum Einen die Anzahl der nötigen Refreshzyklen möglichst klein sein, zum Anderen die Zeit zwischen zwei Refreshvorgängen derselben Zelle möglichst groß sein. Während bei den älteren 64 kbit-bausteinen alle 2 ms ein Refresh jeder Zelle stattfinden muss, ist bei modernen Bausteinen nur alle 64 ms jede Zelle aufzufrischen. Bei 64 kbit-bausteinen findet also im Schnitt alle 7,8 µs ein Refresh statt, der Baustein aus Bild 13, dessen vier Speicherbänke in je 8192 Zeilen aufgeteilt sind, benötigt auch im Schnitt alle 7,8 µs ein Refresh. 14

15 Da ein kompletter Refresh ca. 100 ns pro Zeile benötigt, ist der Speicher ca. 1,3 % der gesamten Zeit durch den Refreshvorgang nicht nutzbar. Dieses kann bei SDRAM-Speichern mit mehreren Bänken weiter verbessert werden, indem genau die Bank aufgefrischt wird, auf die gerade nicht zugegriffen wird. Der Refreshvorgang kann entweder gleichmäßig über die gesamte Maximalzeit verteilt sein (continous-mode) oder alle 64 ms auf einmal erfolgen (Burst-Mode). In besonderen Fällen erfolgt der Refresh sogar im Normalbetrieb automatisch nebenbei, so wird der Speicher in Grafikkarten synchron zum Bildaufbau zyklisch gelesen und damit gleichzeitig ein Refresh durchgeführt. 3. Festwertspeicher ROM Bild 14: Prinzip eines ROM Festwertspeicher dienen zum Speichern von Daten, die auch ohne externe Spannung längere Zeit bestehen sollen. Dies ist zum Beispiel im PC für das BIOS notwendig, das nach dem Einschalten für das Booten des Rechners zuständig ist. Es gibt Herstellerprogrammierte (ROM), einmal programmierbare (PROM) und wiederprogrammierbare (EPROM, EEPROM, FLASH) Typen. Bild 14 zeigt den typischen Aufbau eines Speichers mit drei Adressleitungen und vier Datenleitungen. An den Kreuzungspunkten liegen die programmierten Speicherzellen. Diese bestehen in PROM-Speichern aus Dioden mit Sicherungen, die durch einen hohen Stromplus durchgebrannt werden. In löschbaren Zellen werden meistens MOSFET mit einem elektrisch isoliertem Gate verwendet. Durch Anlegen einer höheren Spannung tunneln Ladungen in oder aus dem Gate. Dadurch ändert sich der Stromfluss im Transistor beim Lesen. 15

16 4. Versuchsdurchführung Die praktische Durchführung besteht aus dem Kennenlernen dreier Versuchsaufbauten mit jeweils einer Speicheranordnung: 1. TTL-Speichermatrix 2. statisches RAM 3. dynamisches RAM Die Aufgabe besteht darin, die jeweilige Versuchsanordnung anzuschließen und bezüglich ihrer Speichereigenschaften zu untersuchen. Die Versuchsanleitungen sind genau zu befolgen, um eine Beschädigung der Aufbauten zu verhindern. 1. Undekodierte TTL-Speichermatrix Beschreibung: Die Organisationsform ist ein RAM-Matrixspeicher (4x4). Der Speicher enthält keine Dekodiervorrichtung, das heißt, alle vier Auswahlleitungen sind unmittelbar herausgeführt und können nur über den Drehschalter adressiert werden. Die Anordnung 1 ist diskret in vier TTL-Schaltkreisen mit jeweils vier Speicherelementen aufgebaut, die parallel über vier Leuchtdioden ausgelesen werden. Der Taster dient zur Übernahmetakt-Steuerung. Durchführung: Schließen Sie die Anordnung an Gleichspannung, ca. 10 V, an. (Rot = pos. Spannung, schwarz = minus). Nach dem Einschalten befindet sich der Speicher in einem willkürlichen Zustand. A. Zunächst wird der Speicher gelöscht: - Schalten Sie alle Datenbits auf 0. - Wählen Sie nacheinander die vier Speicherzellen an und setzen Sie durch Drücken des Tasters den definierten Zustand 0. B. Information einschreiben: - Besetzen Sie nun den Speicher mit folgendem Bitmuster (H = 1) L L H H H L H H L L L H H L L H C. Informationen auslesen: - Zeigen Sie das Ergebnis durch Auswahl der vier Speicherzellen nacheinander vor, kontrollieren sie die Speicherung. 16

17 2. Statisches RAM Beschreibung: Die Organisationsform ist ein RAM-Matrixspeicher (256 x 4). Der Speicher enthält eine Dekodiervorrichtung. Die Adressen können mit externem Takt (Funktionsgenerator) durchgezählt werden. Ein 8-Bit-Zähler schaltet die Adressen durch. Ein externer Takt bedient den Zähler, wenn der Schalter Counter-Reset inaktiv (L) ist. Durchführung: A) Tun Sie folgendes: - Schließen Sie die Anordnung 2 Gleichspannung (ca. 10 V) an. - Schließen Sie den Funktionsgenerator mit dem Ausgang SYNC an die Takteingangsbuchse der Anordnung 2 an. - Zur Kontrolle des Generatorausganges und zur Triggerung, schließen Sie über einen T-Verbinder des Oszilloskops an. Der Funktionsgenerator sollte eine Frequenz von 1 MHz erzeugen (Function Generator 8121, Freq. Mult.: 1 MHz, Skala links auf 1.0). - Überprüfen Sie die Frequenz mit Hilfe des Oszilloskops. - Kontrollieren Sie die ordnungsgemäße Übernahme des Taktes vom Funktionsgenerator am Oszilloskop. - Kontrollieren Sie die ordnungsgemäße Übernahme des Taktes an den Blinkfrequenz von A7 auf der Anordnung 2 (Drehen Sie dabei wenn nötig die Frequenz des Funktionsgenerators herunter). - Um die Datenleitung D 0 zu kontrollieren schließen Sie an der Buchse "Speicherinhalt D 0 " den Kanal 2 (CH2) des Oszilloskops an. B) Oszillographieren Sie die Zugriffszeit der Anordnung 2, indem Sie den Takteingang mit dem Datenausgang zeitlich vergleichen. Dazu ist folgendermaßen zu verfahren: - Schalter RESET auf 0. - Datenwort 0000 einstellen. - Durch kurzes (wie lange?) Umlegen des SCHREIBEN/LESEN-Schalters alle Speicherplätze löschen. - Schalter RESET auf 1 stellen. - Ein Datenwort 1111 durch Umlegen des SCHREIBEN/LESEN-Schalters auf die Adresse 0 legen. - Stellen Sie den Funktionsgenerator auf Gabe von Einzel-Pulsen, so können Sie die Adresse einzeln weiterschalten. - Schalter RESET auf 0. - Ein Datenwort 1111 auf Adresse 2 legen. - Funktionsgenerator wieder laufen lassen. - Zeitdifferenz zwischen Takteingang und Datenausgangssignal oszillographieren. C) Messen Sie die Zugriffszeiten für die beteiligten Bauteile der Anordnung 2, nämlich Eingangsgatter, Zähler, Speicher. Fertigen Sie ein Timing-Diagram an. 17

18 3. Dynamisches RAM Beschreibung: Die Organisationsform des dynamischen Speicher (IC-4164), der in der Anordnung 3 erprobt werden soll, ist ein RAM-Matrixspeicher 64 K x 1, (die Anordnung 3 ist hingegen nur für Verarbeitung von 7-Bit-Adressen vorgesehen, also 128 x 1). Die Anordnung 3 erhält schaltungstechnisch Besonderheiten: Eine automatische Adressunterdrückung sorgt für die ordnungsgemäße Abfolge von Refresh und Benutzungsintervallen (siehe Durchführung von C.) Während dieser Zeit wird die Taktinformation vom Zähler nicht übernommen. Eine weitere Spezialschaltung (hier nicht weiter behandelt) sorgt für eine dauerhafte Anzeige des Speicherinhalts. Ein Umschalter am Zähler bietet die Möglichkeit einerseits eine Adresse zu setzen (Stellung MAN), andererseits mit dem externen Takt die Adressen durchzuschalten (Stellung EXT). Durchführung: A) Schließen Sie die Anordnung 3 an Gleichspannung (ca. 8 V) an. Machen Sie sich mit dem Einstellen der Speicheradresse und dem Auslesen der Inhalte vertraut, indem Sie: - Den Funktionsgenerator anschließen. - Den Schalter Adressierung auf MAN stellen - An den manuellen Adresseingängen die Adresse L L L L H H H A A A A A A A einstellen. - Anhand der Leuchtdioden kontrollieren. - Schalter SCHREIBEN/LESEN auf LESEN stellen. - Funktionsgenerator auf Gabe von Einzelpulsen umstellen. - Schalter Adressierung auf EXT stellen. - Nacheinander den Speicherinhalt ablesen. B) Machen Sie sich mit dem Einschreiben der Speicherinhalte vertraut, indem Sie zunächst: - Funktionsgenerator wieder umstellen. - Den Schalter Adressierung auf MAN stellen - An den manuellen Adresseingängen die Adresse L L L L H H H A A A A A A A einstellen. - Den Schalter Dateieingangsinfo auf 1 einstellen. 18

19 - Den Schalter SCHREIBEN/LESEN auf SCHREIBEN stellen - danach wieder auf LESEN - (Während des Schreibens leuchtet die Diode für den Speicherinhalt nicht). - Speicherinhalt komplett löschen. - Notieren Sie die folgenden 20 von Ihnen selbst gewählten Einstellungen (20 beliebige Adressen soll etwas geschrieben werden). C) Machen Sie sich mit dem Auslesen der Speicherinhalte vertraut, indem Sie: - Den Schalter SCHREIBEN/LESEN auf LESEN stellen - Den Schalter Adressierung auf EXT stellen. - Mit dem Adress-Takt-Taster die Adressen weiterschalten (Funktionsgenerator auf Einzelpulsen) und den vorhin eingegebenen Speicherinhalt auslesen und mit Ihren Notizen vergleichen. - Woran kann es liegen, wenn die eingespeicherte Information nicht mit der ausgelesenen übereinstimmt? D) Sorgen Sie nun für folgende Einstellung: - Den Schalter SCHREIBEN/LESEN auf LESEN stellen. - Schließen Sie den Funktionsgenerator an den externen Takt an (Funktionsgenerator zurückstellen). Die Adressen werden jetzt extern durchgeschaltet. - Oszillographieren Sie RAS und Busy. - Messen Sie die Refresh-Zeit. - Fertigen Sie ein Timing-Diagramm an. 5. Literatur 1. U. Tietze, Ch. Schenk: Halbleiterschaltungstechnik 2. Baker, R. Jacob: CMOS circuit design, layout, and simulation 19