Rechnerarchitekturen I Einleitung Dr. Michael Wahl

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1 Rechnerarchitekturen I Einleitung Dr. Michael Wahl Rechnerarchitekturen I 1

2 Noch ein letztes Mal: Die 5 Komponenten Ein-/Ausgabegeräte und -systeme Rechnerarchitekturen I 2

3 Ein- und Ausgabe Gerät Übertragungsrate Tastatur 10 Byte/s Die Eingabegeräte für Menschen liefern die kleinste Datenrate Die größte Datenrate wird derzeit zwischen Grafikprozessor und seinem Speicher erzielt. Maus 100 Byte/s 56 k Modem 7 kbyte/s Ethernet 10 / 100 /1000 USB 2.0 FireWire PCI SCSI, Ultra 640 Fiber Connection 4Gb PCI Express Prozessor / Speicher 1,25 / 12,5 / 125 MByte/s 60 MByte/s 100 Mbyte/s 528 MByte/s 640 MByte/s 400 MByte/s 8 GByte/s 60 GByte/s Grafikprozessor / Speicher 120 GByte/s Rechnerarchitekturen I 3

4 Ein zentrales Element: Festplatten 1956 IBM Ramac - frühe 1970er: Winchester-Laufwerk Für Mainframe-Anwendungen, proprietäres Interfaces, Formfaktor : 27 > er Entwicklungen 8 Floppy Disk frühe Entwicklungen von Standard-Platten-Interfaces ST506, SASI, SMD, ESDI Frühe 80er Jahre PCs und Workstations der ersten Generation Mitte der 80er Jahre Client/Server Computing, Zentrale Speicherung auf File-Server beschleunigte Verkleinerung des Formfaktors: 8 auf 5,25 Plattenlaufwerke für den Massenmarkt werden Wirklichkeit Industriestandards: SCSI, IPI, IDE 5,25 Laufwerke für PCs, Ende der proprietären Interfaces Rechnerarchitekturen I 4

5 Historisches Datendichte Mbit/sq. in. Kapazität der gezeigten Platte Megabytes 1973: 1. 7 Mbit/sq. in 140 MByte 1979: 7. 7 Mbit/sq. in 2,300 MByte Quelle: New York Times, 2/23/98, Seite C3, Makers of disk drives crowd ever more data into ever smaller spaces Rechnerarchitekturen I 5

6 Historisches Späte 80er/Frühe 90er Jahre: Laptops, Notebooks, (Palmtops) erfordern kleine Festplatten: 3.5 Zoll -> 2.5 Zoll -> 1.8 Zoll Formfaktoren Formfaktor und Kapazität treiben den Markt an, weniger die E/A- Performance derzeit verbessert sich die Bandbreite maximal um 30% pro Jahr Herausforderungen für die Festplatte: DRAM-ähnliche Speicher, welche nicht flüchtig sind (Phasenwechsel, FERAM, MAGRAM EEProms als Flash RAM Derzeit noch zu teuer, um Festplatten abzulösen Optische Platten scheitern zunächst an Performance-Problemen (z.b., NEXT) finden, aber ihre Nische (CD ROM, DVD, BlueRay) Rechnerarchitekturen I 6

7 Historisches 1989: 63 Mbit/sq. in 60 MBytes 1997: Mbit/sq. in MBytes 2008: 250 Gbit/sq. in 1000 GBytes noch Mal: New York Times, dto., IBM & HGST Rechnerarchitekturen I 7

8 Kleinere Technik 8 GByte Microdrive im Jahre Rechnerarchitekturen I 8

9 Daten neuerer Festplatten Ultrastar Deskstar Travelstar Microdrive Durchmesser 3 1/2 3 1/2 2 1/2 1 Kapazität (formatiert) 300 GByte 1 TByte 500 GByte 8 GByte Oberflächen Köpfe Interne Transferrate (MBit/s) Interface FCAL SATA SATA PATA Externe Transferrate (MByte/s) ,9 Drehzahl Mittlere Zugriffszeit (ms) 3,6 8, Leistung (W/GByte) 0,06 0,01 0,01 0,125 Quelle: Hitachi Global Storage (2008) Rechnerarchitekturen I 9

10 Aufbau von Festplatten Plattenstapel mit Antrieb und Platten Kopfmechanik Köpfen Armen Elektronik Gehäuse Elektronik Kopfantrieb Elektronik Anschlüsse Köpfe Plattenstapel Kopfspindel Motor und Spindel Rechnerarchitekturen I 10

11 Organisation der Daten Zylindrische Spuren Sektoren mit unterschiedlicher Länge Kapazität K = Anzahl der Sektoren Anzahl der Zylinder A Anzahl der Oberflächen Bits/Sektor Rechnerarchitekturen I 11

12 Charakteristika Suchzeit (~6 ms ) Positionierlatenzzeit, d.h. Kopfbewegung Rotationslatenzzeit, durchschnittlich 1/2 Umdrehung Transferrate ca. 800 Mbit/s Kapazität Gigabytes > Terabytes Gegeben: 7200/min = 120/s => 8 ms / Umdrehung Rot. Latenz = 4 ms 128 Sektoren pro Spur => ms pro Sektor 1 KB pro Sektor => 16 MB / s Antwortzeit = Warteschlange + Controller + Posit. + Rot. + Xfer Servicezeit Position: 5 ms oder weniger Rotation: 2 ms bei 15000/min Transfer: 0,2 ms bei 15000/min Rechnerarchitekturen I 12

13 Ersetzen weniger großer durch viele kleine Platten (1988er Platten) Datenkapazität Volumen Leistungsaufnahme Datenrate I/O-Rate MTTF Kosten IBM 3390 (K) 20 GBytes 97 cu. ft. 3 KW 15 MB/s 600 I/Os/s 250 Kh $250K IBM MBytes 0.1 cu. ft. 11 W 1.5 MB/s 55 I/Os/s 50 Kh $2K x70 23 GBytes 11 cu. ft. 1 KW 120 MB/s 3900 IOs/s??? h $150K MTTF = Mean Time To Failure Disk Arrays für große Daten- und I/O-Raten große Speicher- und Leistungsdichte Verlässlichkeit? Rechnerarchitekturen I 13

14 Verlässlichkeit von Plattenarrays Verlässlichkeit von n Platten = Verlässlichkeit von 1 Platte / n h 70 Platten = 700 h MTTF des Plattensystems: Fällt von 6 Jahren auf einen Monat! Plattenarrays ohne Redundanz sind zu wenig verlässlich, um praktisch einsetzbar zu sein! Rechnerarchitekturen I 14

15 Redundant Arrays of Inexpensive Disks (RAID) Dateien werden über mehrere Platten verteilt Redundanz führt zu hoher Verlässlichkeit Im Fehlerfall werden die Daten von den redundanten Platten rekonstruiert Kapazitätsverlust für die redundante Speicherung Bandbreitenengpäs se beim Update RAID Level Fehler Datenplatten Prüfplatten 0 Nicht redundant Gespiegelt, Schattenbetrieb ECC, ähnlich wie beim Speicher Bit-interleaved Parität Block-interleaved Parität, Paritätsplatte Block-interleaved Parität, verteilt P + Q Redundanz Rechnerarchitekturen I 15

16 RAID 0/1 RAID 0 Zwei oder mehrere Platten werden parallel betrieben Jede Platte bekommt einen oder mehrere 'Streifen' einer Datei Hohe E/A Performance, aber geringere Sicherheit als eine einzelne Platte RAID 1 Zwei Festplatten haben den gleichen Inhalt. Spiegeln bzw. Schattenbetrieb Kein Performance-Verlust bei einem Fehler Ein logischer Schreibvorgang erfordert zwei physikalische Schreibvorgänge Lesen kann optimiert werden Teure Lösung: erfordert eine zweite Platte Rechnerarchitekturen I 16

17 RAID 2 / 3 / 4 Die Daten von mehreren Platten werden durch eine Platte mit der Fehlerinformation ergänzt Geringerer Overhead als beim Spiegeln Kritisch für die Performance: Die Paritätsplatte muss bei jedem Zugriff aktiviert werden! Verteilen der Satem auf mehrere Platten (Striping) bei RAID 3 Unterschiede in der Größe der Datenblöcke und in der Berechnung der Paritätsfunktion Rechnerarchitekturen I 17

18 RAID 5+: Parität bei hoher I/O-Rate Ein logischer Schreib- vorgang wird zu 4 physikalischen I/Os Unabhängige Schreib- vorgänge möglich wegen verschränkter Parität Zielt auf verschiedene Anwendungsbereiche D0 D1 D2 D3 P D4 D5 D6 P D7 D8 D9 P D10 D11 D12 P D13 D14 D15 P D16 D17 D18 D19 D20 D21 D22 D23 P Plattenspalten wachsende logische Speicher- adressen Streifen! Streifen- platte Rechnerarchitekturen I 18

19 Nachteile von Plattenarrays: Schreiben kleiner Datenmengen RAID-5-Algorithmus zum Schreiben kleiner Datenmengen 1 log. Schreibvorgang = 2 phys. Lese- + 2 phys. Schreibvorgänge D0' D0 D1 D2 D3 P neue Daten alte Daten + XOR (1. Lesen) alte (2. Lesen) Parität + XOR (3. Schreiben) (4. Schreiben) D0' D1 D2 D3 P' Rechnerarchitekturen I 19

20 2005 EMC 2 DMX800 DMX1000 DMX1000-P DMX2000 DMX2000-P DMX3000 Packaging Modular Integrated Integrated Integrated Drives Capacity (raw) TB 21 TB 42 TB 84 TB Capacity (RAID 5) TB 18.4 TB 36.8 TB 73.5 TB Drive channels 8 16 x 2 Gb 16 x 2 Gb 32 x 2 Gb (P2) 32 x 2 Gb 64 x 2 Gb (P2) 64 x 2 Gb Cache directors Two Two to four Four to eight Four to eight Maximum cache 64 GB 128 GB 256 GB 256 GB Connectivity (combinations may be limited or restricted) 8 / 16 x 2 Gb FC 4 x 2 Gb FICON 4 x Gigabit Ethernet SRDF Family 4 x Gigabit Ethernet iscsi 48 x 2 Gb FC 48 x ESCON 24 x 2 Gb FICON 8 x Gigabit Ethernet SRDF Family 24 x Gigabit Ethernet iscsi 96 x 2 Gb FC 96 x ESCON 48 x 2 Gb FICON 8 x Gigabit Ethernet SRDF Family 48 x Gigabit Ethernet iscsi 64 x 2 Gb FC 64 x ESCON 2 x 2 Gb FICON 8 x Gigabit Ethernet SRDF Family 32 x Gigabit Ethernet iscsi Rechnerarchitekturen I 20

21 Stand der Technik (2007) EMC 2 DL 6300 DL 4200 DL 210 Performance MB/S MB/s 280 MB/s Festplatten Festplattengröße 500 GB / FC 500 GB / SATA / FC 500 GB / SATA Kapazität 584 TB (Raid 1) 170 TB 24 TB Leistung 44,8 KW 2 kw 0,4 kw Anschlüsse 24 Fibre Channel Ports mit 400 MB/s 8 Fibre Channel Ports mit 400 MB/s 3 Fibre Channel Ports mit 400 MB/s Rechnerarchitekturen I 21

22 Lehrstuhl Mikrosystementwurf Stand der Technik (2010) IBM DS 8700 DS / 48 2 TByte / FC / SATA 600 Gbyte Kapazität 1024 TB (Raid 1) 96 TB Leistung 7,8 kw 0,4 kw Festplatten Festplattengröße Anschlüsse Fibre Channel Ports mit 4 Gbps/s Rechnerarchitekturen I 2 Fibre Channel Port mit 4 Gbps/s 22

23 Vergleich Platte Band Magnetbänder verwenden dieselbe Speichertechnologie wie Platten Plattenköpfe schweben über der Oberfläche, Bandköpfe berühren die Oberfläche Platten in der Regel fest, Bänder austauschbar Kosten/Leistungsrelation basiert auf Geometrie: feste rotierende Oberflächen mit Lücken (wahlfreier Zugriff, begrenzte Fläche, 1 Medium pro Leseeinheit) gegenüber austauschbaren langen Streifen auf Spulen (sequentieller Zugriff, unbegrenzte Länge, viele Medien pro Leseeinheit) Neuere Technologie: Schrägspurverfahren (Helical Scan) (Videorecorder, Camcorder, DAT) Kopf läuft schräg am Band vorbei, um die Kapazität zu erhöhen Rechnerarchitekturen I 23

24 Nachteile von Bändern Bänder nutzen sich ab: Schrägspurverfahren: einige 100 Durchläufe, Längs-Scan: einige 1000 Köpfe nutzen sich ab: 2000 Stunden bei Helical scan Lange Zeiten für Rückspulen, Auswerfen, Laden, Positionieren (dies ist nicht inhärent, es gab nur bislang keinen Marktdruck, der hier zu Verbesserungen geführt hätte) Verwendet vorwiegend zu Archivierungszwecken Rechnerarchitekturen I 24

25 Lehrstuhl Mikrosystementwurf Automatische Bandarchivierungssysteme 6000 x 0.8 GB 3490 Bänder 5 TBytes 1992: $500,000 O.E.M. Preis 6000 x 10 GB D3 Bänder 60 TBytes 1998 Library of Congress: alle Informationen der Welt zum Zeitpunkt 1992 verbrauchen 30 TByte in ASCII STC PowderHorn (1995) m Rechnerarchitekturen I 25

26 Stand der Technik (2011) IBM TS 3500 Tape Library (2011) Bis zu 192 Bandlaufwerke Bis zu LTO-Kassetten Bis zu 30 Pbyte (60 Pbyte komprimiert) Rechnerarchitekturen I 26

27 Ein-/Ausgabe-Systeme Das klassische Konzept Die gesamte Kommunikation läuft über den Speicherbus Unterbrechungen steuern den Transfer zwischen CPU und Peripherie Die Implementierung ändert sich permanent, z.b.: North Bridge, South Bridge,... Grafikanbindung per AGP, PCI, PCIexpress, Intern, Rechnerarchitekturen I 27

28 Ein-/Ausgabe-Systeme Separate Busse Spezielle Befehle für die Ein- und Ausgabe RAM-Adressbereich steht komplett zur Verfügung Vorteile: Klare Trennung der Funktion Mehr Performance Gemeinsamer Bus Ein Teil des Speichers ist für Daten und Programme reserviert, ein andere für E/A-Adressen Vorteile: Nur ein Bussystem am Prozessor Keine separaten Befehle, nur Load / Store Rechnerarchitekturen I 28

29 E/A-Adressen Separate Bussysteme Spezielle Befehle, welche die unterschiedlichen Busse ansprechen Load / Store für die Zugriffe auf den Datenspeicher In / Out für die Zugriffe auf ein peripheres Gerät Oft unterschiedlich großer Adressraum für RAM und E/A Rechnerarchitekturen I 29

30 E/A-Adressen Gemeinsamer Adressraum für Datenadressen und E/A Adressen Der für E/A reservierte Teil kann natürlich nicht für Daten oder Programme genutzt werden Erste Idee: ein Bit der Adressen zur Unterscheidung zwischen Daten und E/A Heute: kleiner festgelegter Adressbereich Mögliche Speicheraufteilung Rechnerarchitekturen I 30

31 Programmiertes I/O (Polling) Speicher CPU IOC Daten bereit? ja lies Daten nein aktive Warteschleife heißt schlechte CPU- Ausnutzung außer bei sehr schnellem I/O-Gerät Gerät speichere Daten fertig? ja nein I/O-Beendigungs- prüfung kann in rechen- intensiven Code eingebettet werden Rechnerarchitekturen I 31

32 Unterbrechungsgesteuerter Transfer Erfordert Unterstützung auf allen Ebenen E/A Hardware Unabhängiges Arbeiten nach der Initiierung Signalisierung an den Prozessor Busarchitektur und Funktion Bidirektionale Kommunikation Prozessorarchitektur Interrupt-Behandlung durch Vektorisierten Interrupt Feste Adresse, heute weniger verbreitet Programmierung Asynchrone Programme Ereignisgesteuert Rechnerarchitekturen I 32

33 Unterbrechungen Ablauf Sichern des aktuellen Ausführungsstatus Retten der Register Retten der Programmstatusinformation Bestimmen, welches Gerät die Unterbrechung ausgelöst hat Die Prozedur aufrufen, die für dieses Gerät zuständig ist Anforderung löschen Wiederherstellen des aktuellen Ausführungsstatus Zwei Kontextwechsel pro Unterbrechung! Rechnerarchitekturen I 33

34 Interrupt-Vektoren Woher kommt der Zeiger? Das Gerät sendet mit dem Interrupt-Signal seine Identifikationsnummer auf dem Bus Der Prozessor fragt auf dem Bus nach dem Verursacher Adresse des Vektors Basisadresse + Wortbreite (in Bytes) * Nummer Vektor enthält die Adresse der Prozedur Rechnerarchitekturen I 34

35 Unterbrechungen Unterbrechungen können gesperrt oder zugelassen werden Sperren, z.b. Vor der Initialisierung der Tabelle Während der Bearbeitung eines Interrupts bis zum Aufruf der Prozedur zur Fehlerbehandlung Während bestimmter Aktionen des Betriebssystems, z.b. Aktualisierung von Speichertabellen Zulassen Nach der Initialisierung Nach einem Interrupt Die Interrupt Service Routinen (ISR) selbst können unterbrechbar sein Rechnerarchitekturen I 35

36 Unterbrechungen Unterbrechungen können unterschiedliche Prioritäten haben Typische Anwendung Beim Start wird dem USB Bus eine Prozedur zugeordnet Wird ein Gerät eingesteckt, so generiert der USB-Baustein einen Interrupt Die ISR fragt das Gerät ab und lädt einen passenden Treiber Erfolgt eine Anfrage vom/zum USB-Gerät, so wird ein Interrupt ausgelöst und die Prozedur ruft den entsprechenden Treiber auf Rechnerarchitekturen I 36

37 Direct Memory Access (DMA) CPU sendet Startadresse, Richtung und Länge zum DMA-Controller. Startet dann die Übertragung CPU ROM Speicher DMAC IOC Memory Mapped I/O RAM DMAC liefert Handshake-Signale für Peripheriecontroller, sowie Adressen und Handshake-Signals für den Speicher. Gerät Peripherie DMAC Rechnerarchitekturen I 37

38 Interrupt-gesteuerter Datentransfer Belastung durch Interrupts 1000 Transfers, je 1 ms Dauer Gesamtzeit für Datentransfer: 1s Zeit bei Polling = Gesamtzeit = 1s Zeit pro Interrupt: 2µs Bearbeitungszeit pro Transfer: 98 µs Datentransfer per DMA Gesamte CPU-Zeit pro Transfer: 100µs Zeit bei Interrupt: = 1000 * 0,1 ms = 0,1s (1) I/O interrupt (2) PC sichern (3) interrupt service addr (4) zurück add sub and or nop read store... rti Benutzerprogramm interrupt service Routine Rechnerarchitekturen I 38

39 I/O-Prozessoren CPU IOP D1 (1) Speicher CPU (4) IOP (2) (3) Speicher- bus I/O bus D2... Dn startet IOP-Instruktion Interrupts wenn fertig Speicher Transfers zwischen Geräten und Speicher werden direkt vom IOP gesteuert IOP (und DMAC) stehlen Speicherzyklen von der CPU (cycle stealing). Zielgerät IO-Instr. im Speicher OP Device Address I/O-Instr. im Speicher OP Addr Cnt Other Datenziel Daten menge Sonder- anford Rechnerarchitekturen I 39

40 Busse Bus: eine verteilte Verbindung zwischen Subsystemen Billig: eine einzige Menge von Leitungen wird vielfach verteilt genutzt Flexibel: einfaches Erweitern um neue Geräte, Geräte können von Computern gemeinsam genutzt werden, die mit Bus verbunden sind Nachteil Ein Kommunikationsengpass, der möglicherweise die maximale I/O-Rate begrenzt Busgeschwindigkeit wird durch physikalische Gegebenheiten begrenzt die Buslänge die Anzahl der Geräte (damit die Busauslastung) Rechnerarchitekturen I 40

41 Busse Zwei Typen von Bussen werden unterschieden: I/O-Busse: lang, viele Typen von Geräten, weiter Bereich an Datenbandbreiten; folgen gewöhnlich einem Bus-Standard (manchmal auch als Kanal bezeichnet) CPU-Speicher-Busse: schnell, auf das Speichersystem ausgelegt, um Speicher-CPU-Bandbreite zu maximieren, nur ein Gerät (manchmal auch als Backplane bezeichnet) Aus Kostengründen bei low-cost-systemen häufig kombiniert Bus-Transaktion Adressen senden & Daten empfangen oder senden Rechnerarchitekturen I 41

42 Busprotokolle Master Slave Bus Master: steuert den Bus, initiiert Transaktion Steuerleitungen Adressleitungen Datenleitungen Bus Slave: durch die Transaktion aktiviertes Gerät Busprotokoll: Spezifikation einer Folge von Ereignissen und Zeitanforderungen für einen Datentransfer Asynchrone Bustransfers: Steuerleitungen dienen zur Ausgestaltung der Transfers Synchrone Bustransfers: Steuersequenz bezogen auf Systemtakt Rechnerarchitekturen I 42

43 Synchrone Busprotokolle Takt Adresse Daten Read Lesen fertig Wait Start Lesen Busprotokoll mit Pipeline-Betrieb Adresse adr 1 adr 2 adr 3 Daten daten 0 daten 1 daten 2 Wait wait 1 OK Rechnerarchitekturen I 43

44 Asynchrones Handshake-Protokoll Schreiben Adresse Master bestätigt Adresse Nächste Adresse Daten Master bestätigt Daten Read Req. Ack. 4 Zyklen-Handshake t0 t1 t2 t3 t4 t5 t0 : Master hat Kontrolle und bestätigt Adressen, Richtung, Daten Wartet eine bestimmte Zeit, damit Slave Ziel dekodieren kann t2: Slave setzt Ack, und damit den Erhalt der Daten t3: Master nimmt Req weg t4: Slave nimmt Ack weg Rechnerarchitekturen I 44

45 Asynchrones Handshake-Protokoll Lesen Adresse Master bestätigt Adresse Nächste Adresse Daten Read Req Ack t0 t1 t2 t3 t4 t5 t0 : Master hat Kontrolle und bestätigt Adressen, Richtung, Daten Wartet eine bestimmte Zeit, damit Slave Ziel dekodieren kann t1: Master setzt Req t2: Slave setzt Ack, und zeigt so Bereitschaft zum Senden t3: Master nimmt Req weg, Daten empfangen t4: Slave nimmt Ack weg 4 Zyklen-Handshake Rechnerarchitekturen I 45

46 Bus-Arbitrierung Parallel BR BG M BR BG M BR BG M Bus Request Bus Grant Seriell (daisy chaining) BG A.U. BR BGi BGo M BR BGi BGo M BR BGi BGo M BR Polling A.U. BR A M BR A C M BR A C M BR A C Rechnerarchitekturen I 46

47 Buskonfigurationen Kriterium High performance Low cost Busbreite Separate Adress- Multiplex Adress- Datenleitungen & Datenleitungen Databreite Breit ist schneller Schmal ist billiger (e.g., 32 bits) (e.g., 8 bits) Transfermenge Mehrere Worte - Einzelwort-Transfer geringerer Overhead ist einfacher Bus masters Mehrere Einer (Arbitrierung erforderlich) (keine Arbitrierung) Geteilt? Ja - separate Nein - kontinuierliche Request- und Reply- Transaktionen Pakete erreichen höhere Verbindung ist billiger Bandbreite und hat geringere Latenz (braucht mehrere Master) Taktschema Synchron Asynchron Rechnerarchitekturen I 47

48 Beispiele für Bussysteme SCSI, SAS Komplexes Protokoll, Unterbrechbarkeit, Programmierbarkeit, Bidirektionalität,.. Einsatz im Server-Bereich ATA, SATA Einfacheres Protokoll Verbreitung im Consumer-Bereich USB Plug & Play Beliebige Peripherie Ficon und andere professionelle Busse Rechnerarchitekturen I 48

49 Übersicht über Bussysteme CPU Busse - Herstellerspezifisch Interne Speicherbusse Interne I/O Busse PCI, PCI Express, AGP,... Parallel: ATA, SCSI Seriell: Serial ATA, SATA, FICON Externe I/O Busse Parallel: ATA & SCSI, abgelöst durch Seriell: SATA, SAS, FireWire, USB, Rechnerarchitekturen I 49

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