Emulation und Rapid Prototyping. Hw-Sw-Co-Design

Transkript

1 Emulation und Rapid Prototyping Hw-Sw-Co-Design

2 Simulation von komplexen ICs Design level Description language Primitives Simulation time (instructions/cycle) Algorithm HLL Instruction sets Architecture HLL, HDL Functional blocks 1K-10K Register transfer HDL RTL primitives 1M-10M Logic HDL, netlist Logic gates 10M-100M

3 Beschleunigung Emulation (Nachbildung, Nachahmung) Simulationselemente werden als HW bereitgestellt Höhere Abarbeitungsgeschwindigkeit Komplexer in der Handhabung Rapid-Prototyping (Muster) Funktionsfähige Implementierung Heterogene Elemente Reduzierte Anforderungen an den Entwurf

4 Emulationssysteme FPGA-Typ Anzahl von Gattern Anzahl von I/O Pins mapping efficiency Speicherblöcke Funktionsblöcke interne Verbindungsstruktur System Anzahl von FPGAs Topologie (Verbindungsnetzwerk) Systemsoftware Partitionierung des Zieldesigns Behandlung des clock skew Problems Logikanalysator, Stimulusgenerator

5 Topologien niedrige Dimensionalität Bsp.: 2D-mesh hohe Dimensionalität Bsp.: crossbar

6 Systemsoftware scheduling design functional description allocation High-Level Synthesis binding netlist generation VHDL, Verilog design netlist

7 Systemsoftware design netlist technology mapping design analysis structural partitioning partition, place, and route FPGA compilation FPGA configuration bits

8 I/O Pin Beschränkung Rent s Rule (Gatter und I/O Pins einer Partition) P G f P Anzahl der I/O Pins G Anzahl der Gatter f ~ 0.5 bei strukturierten Designs f > 0.5 bei random logic

9 I/O Pin Beschränkung - Bsp. I/O Pins 800 Cache controller chip Xilinx XC FPGA Partition Gates

10 Enterprise System Topologie: partieller Crossbar (hierarchisch) Systemsoftware: fügt Verzögerungen ein FPGA1 FPGA2 FPGA3 FPGA4 A B C D A B C D A B C D A B C D A pins B pins C pins D pins crossbar chip crossbar chip crossbar chip crossbar chip

11 Topologie: 2D-mesh Systemsoftware Virtual Wires mehrere logische Leitungen werden auf wenigen physikalischen Leitungen gemultiplext alle Register werden mit dem virtual clock getaktet; die Periode ist genau so gross, dass zwei benachbarte FPGAs kommunizieren können (Trade-Off) bei der Partitionierung gibt es keine I/O Pin Beschränkungen mehr, daher erreicht man gute FPGA-Auslastungen

12 Virtual Wires - Beispiel (1)

13 Virtual Wires - Beispiel (2)

14 Emulation - Beispiele MicroSPARC II SuperSPARC II UltraSPARC I Quickturn systems Emulation gates 0.25 M 0.55 M 1 M Emulation frequency 750 khz 350 khz 350 khz Critical bugs found Design development 3 weeks 3 weeks 3 weeks Full config. time 24 hours 24 hours 36 hours

15 Rapid Prototyping Prototypen mit heterogenen Komponenten Rapid Prototyping Systeme bieten Module Prozessoren Spezialchips (ASICs) FPGAs Speicher flexible Verbindungsstruktur FPGAs FPICS (field-programmable interconnects)

16 Aptix Explorer Toolflow

17 Aptix Explorer MP3

18 SYDER Virtex2 Xilinx Virtex Chip viele I/O Pins (~176) PCI - Bus

19 PAPTOR dynamisch rekonfigurierbar Zugriff auf internen Bus wenig I/O Pins

20 FLEX 10 (Altera) 10K 250k typical gates Anzeigeelemente

21 Excalibur (Altera) Combining logic, memory, and a processor core APEX device family ranges from 30,000 to over 1.5 million gates Combination of three different types structures look-up tables (LUTs) like those found in FLEX 10K and FLEX 6000 devices; product-term blocks like those found in MAX 7000 devices enhanced embedded memory blocks like those found in FLEX 10KE devices

22 APEX device family

23 Zusammenfassung Simulation von komplexen IC oft zu langsam Emulation HW- Unterstützung Verknüpfung homogener Komponenten auf Gatter-Ebene Probleme: Gatterkapazität, Topologie, I/O Rapid Prototyping Verknüpfung heterogener Komponenten auf Gatter-Ebene und auf Architektur-Ebene Aptix Explorer, Spyder, Raptor, Flex10, Excalibur verfügbar im FB14 und FB17 Forschung, Studien- und Diplomarbeiten