Marco Sliwa. Regional Sales Manager Deutschland JTAG Technologies B.V.
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- Julia Schumacher
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1 Boundary Scan von der Entwicklung bis zur Produktion Marco Sliwa Regional Sales Manager Deutschland JTAG Technologies B.V.
2 Überblick JTAG Technologies Gegründet 1993 Weltweit führendes Unternehmen im Bereich Boundary Scan und Onboard Programmierung Headquarter in Eindhoven, Niederlande Globale Vernetzung durch Support und Vertriebsbüros Forschung und Entwicklung im eigenen Haus HW Fertigung durch ISO 9000 zertifizierte Firmen Januar 2010: Mehr als Installationen weltweit
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4 Entwicklungstrend
5 Geschichte 1985 Gründung von JETAG (Joint European Test Action Group) Gruppe aus Test Ingenieuren der großen europäischen Chip Hersteller 1986 Namensänderung JTAG (Joint Test Action Group) Der Gruppe traten weitere Firmen aus Nordamerika bei.
6 Geschichte 1990 IEEE (Boundary Scan) Veröffentlichung des Standards Dieser beschreibt einen statischen, digitalen Verbindungstest zwischen Boundary Scan fähigen Zellen. Boundary Scan = IEEE
7 Internal Core Logic
8 IEEE Std Test Access Port Internal Core Logic Shift Registers and State Machine TAP TDI TMS TCK TRST* BYPASS Register ID Register Instruction Register State Machine (TAP Controller) TDO
9 Boundary Scan Description Language Industrie Standard Format (IEEE ) Einfache VHDL Sprache BSDL-File enthält folgende Informationen: Verfügbare Testbussignale (TRST ja/nein, max. TCK des Bausteins) Compliance Pins Datenregister Verfügbare Datenregister inkl. voreingestellt Werte z.b. IDCODE Befehlsregister (Verfügbare Befehle, Länge des Befehlsregisters usw.) Struktur der Boundary Scan Zelle (Anzahl, Zellentyp (BC1 bis BC10), Funktion, Zuordnung Bauteilpins)
10 Erweiterung des Standards (IEEE ) IEEE Ausführung von analogen Messungen auf der Baugruppe. TAP Signal wurde um zwei Pins erweitert (AT1 und AT2 analoger Sensor und Treiber). Über eine interne Schaltmatrix können AT1 und AT2 mit dem analogen Boundary Scan Pin verbunden werden.
11 Erweiterung des Standards (IEEE ) IEEE Erweiterung für LVDS (Low Voltage Differential Signaling ) und AC gekoppelte Signale, da hier der IEEE Standard nicht vollständig war. Damit lassen sich alle Fehlerart von LVDS oder kapazitivgekoppelten Netzen (zum Beispiel offene Pins, Kurzschluss zu Masse, offener Kondensator, etc.) anhand der Reaktion auf die Datenimpulse erkennen (automatischer Programmgenerator).
12 Erweiterung des Standards (IEEE ) IEEE 1532 Einheitlicher Programmierstandard für CPLD. Informationen zum Programmieralgorithmus befinden sich im BSDL file. (Frühere Datenformate: JEDEC, SVF, JAM, STAPL können ebenfalls übernommen werden)
13 Erweiterung des Standards (IEEE ) Programmieren von CPLD Programmieren von Flash, seriellen EPROM, I²C Programmieren von Mikroprozessoren mit Embedded Flash VORSICHT: Die Aussage, dass ein Baustein eine JTAG Schnittstelle besitzt, heißt nicht dass dieser IEEE konform ist und für den Boundary Scan Test eingesetzt werden kann, da die Schnittstelle lediglich als Programmierschnittstelle dient!
14 Boundary Scan Applikationen JTAG Technologies TAP2 TAP1 Digital I/O scan module Testing Infrastructure Interconnections Clusters Memory A/D buses & control signals Programming CPLDs, FPGAs R R SD SD up PLD Cluster Cluster + FPGA TAP Connector Flash memories (w/ AutoWrite) F Connector
15 Boundary Scan von der Entwicklung zur Produktion
16 Folgende Module stehen zur Verfügung
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21 Zusammenfassung I Buzz Clip Script Keine Netzliste notwendig 2 Boundary Scan Ketten werden unterstützt Infrastrukturtest wird automatisch generiert Abfrage einzelner Pins Verbindungstest: Pin zu Pin Verbindungstest: Pin zu Mulit-pin Verbindungstest: Mulit-Pin zu Multi-Pin Unterstütze Hardware: Explorer/USB, Altera, Xilinx Überwachen von bis zu 10 Treiber/Sensor Pins
22 Zusammenfassung II Buzz Clip Script Anzeige der Vektoren in Waveform Verarbeitung der Vektoren binär, dezimal oder hex Prüfen von Pull-up/down up/down Widerständen Speichern des Status von Treiber und Sensor Leistungsfähige/flexible Programmiersprache Python Verarbeiten von mixed Signal Schaltungsteilen Unterstützt FLASH und SPROM Programmierung Test von komplexen aufeinander folgenden Clustern
23 Preisübersicht JTAGLive Kostenlos 495, ,00 JTAGLivesteht Ihnen nach der Registrierung auf unserer Internetsteite zum download zur Verfügung!
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25 ProVision Modellbasierende Softwareoberfläche Modulare Softwarestruktur Anforderung: Analyse der Baugruppe Berechnen der theoretischen Testabdeckung (Testability) Anzeige der aktuellen Testabdeckung (Test coverage) Unterstützung durch Automatische Test Generatoren (ATG) Diagnose Werkzeuge / Fehleranzeige / Reports für QM Schnelle Onboard Programmierung von Flash, CPLDs, μcontrollern Unterstützung von IEEE , IEEE , IEEE , IEEE 1532 sowie noch nicht veröffentlichte Standards wie z.b. IEEE Erstellen von Testsequenzen für die Produktion
26 Kombination mit Klassische Testverfahren AOI Automatisch Optische Inspection ICT In Circuit Test FKT Funktionstest FP Flying Probe
27 Vorteil Kombination ICT/FKT + BScan ICT/FKT Nadel des ICT sdienen als virtuelle BS-Zelle (volle Integration), max. Flexibilität. Zusammenführung der Fehlermeldung Zugriff auf Netze, die keinen Testpunkt besitzen OnBoardProgrammierung unterschiedlicher Devices Reduzierung der Testpunkte /Adapterkosten vermeiden von doppelten Test (Testcoverage Bscan) Testen von Mix Signal Cluster Reduzierung des manuellen Programmieraufwands Eindeutige Fehleraussage
28 Hinterfragen Sie Ihre aktuelle Teststrategie Denn Boundary Scan könnte auch für Sie ein neuer Ansatzpunkt sein!!!
29 Wir unterstützen Sie gerne! KOSTENLOSE Design For Test (DFT) Analyse KOSTENLOSES Evaluierungssystem (30 Tage)
30 Ihre Ansprechpartner sind: Vertriebsbüro Deutschland Dipl. Ing. (FH) Marco Sliwa Tel / Supportbüro Deutschland Dipl. Ing. (FH) Jürgen Tiltscher Tel
31 we areboundary boundary-scan
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