2 White Paper - ESA. Auf der Suche nach dem heiligen Gral des Testens

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2 Auf der Suche nach dem heiligen Gral des Testens Das Problem des Testens von Elektronik begann mit dem ersten Transistor und hat seitdem an Aktualität keineswegs verloren. Das Thema erinnert stark an die Suche nach dem heiligen Gral, denn Testen soll eigentlich nichts kosten, weder Zeit und schon gar kein Geld, nicht beim Design und insbesondere nicht in der Produktion. Und wenn sich das Übel denn doch nicht vermeiden lässt, sind die Forderungen klar vollautomatisierte Testentwicklung und -ausführung im Sub- Sekundenbereich mit Equipment zum Nulltarif und Fehlerabdeckung von mindestens 100%. Im Kontrast zu diesen Hoffnungen sieht die Realität ganz anders aus. Denn egal ob zur Design-Validierung, als Gütesensor zur Steuerung des Produktionsprozesses oder als Mittel zur Qualitätssicherung durch Erkennung fehlerhafter Produkte: Testen ist auch im heutigen Zeitalter unabdingbar. Doch die Trends sind besorgniserregend, machen doch die Testkosten mittlerweile einen nicht unbedeutenden Teil an den Entwicklungsund Produktionskosten aus und das mit steigender Tendenz. Die Schuldigen an dieser Entwicklung sind schnell identifiziert und heißen namentlich Komplexität, Geschwindigkeit und vor allem Zugriff. Ihr vereinigtes Wirken führt zu grundlegenden systemischen Veränderungen in der notwendigen Balance von Design und Test. Dabei fangen interessanterweise die Problemstellungen von Chip- und Boardtest an zu korrelieren. (Abb.1). Während Boards durch den Verlust an Zugriff physikalisch immer mehr den Charakter von Schaltkreisen annehmen, führt die rasante Entwicklung in Richtung von 3D-Chips mit Multi-Die-Integrationen zu Strukturen, wie sie auf Board-Level existieren. Damit ist das 3D- Board mit fast vollständigem Verlust an physikalischem Zugriff bereits im Anmarsch. Gleichzeitig ermöglicht die Kombination aus neuen Packaging- und Integrations- Technologien bisher unerreichte Komplexitäten. Waren vor vielen Jahren noch mehrere Boards zur Realisierung von Systemdesigns notwendig, so sind diese heutzutage auf Schaltkreisniveau als System- On Chip (SOC) oder System-In Package (SIP) integriert. Dadurch können Boards einerseits miniaturisiert werden, andererseits werden aber auch gigantische Möglichkeiten zur Realisierung superkomplexer Systeme eröffnet. Doch egal wie die Designs konfektioniert sind, aus testtechnischer Sicht ergibt sich die Grundsatzfrage wie derartige Systeme überhaupt noch sinnvoll getestet werden können und ob es nicht möglich ist, gezielt Synergieeffekte zwischen Chip- und Boardtest zu generieren. Abbildung 1 Annäherung von Chip- und Boardstrukturen aus physikalisch-elektrischem Blickwinkel 2 White Paper - ESA

3 Die Saga vom nichtinvasiven Testzugriff Teile und Herrsche heißt ein weiser Spruch der auch im Testbereich seine volle Gültigkeit hat. Nur durch gute Partitionierung in einzeln testbare Elemente ist eine erfolgversprechende Realisierung überhaupt möglich. Das war auch der Grund, warum auf Boardlevel nach einigen Jahren mit dominierendem Funktionstest ein jahr-zehntelanger Siegeszug des In-Circuit-Tests (ICT) zu verzeichnen war. Der ICT verfolgte bereits einen strukturellen Lösungsansatz und testete jedes Element individuell. Doch die notwendige Nadeladaptierung zum invasiven Zugriff wird ihm bei modernen Boards zunehmend zum Verhängnis. Da dieses Problem absehbar war, wurde bereits 1990, nach vielen Jahren der Definition in der Joint Test Action Group (JTAG), ein Geschichte schreibender Standard namens IEEE / Boundary Scan [1] geboren. Dieser Standard verlagert die sogenannte Pin- Elektronik eines Testers erstmals in die zu testende Schaltung und ermöglicht einen nichtinvasiven Zugriff (Abb. 2). Als Folge entsteht eine designintegrierte Pin-Elektronik, welche per JTAG-Testbus angesteuert wird. Als Novum wird diese jedoch nicht durch den Testingenieur definiert, sondern durch den Designer. Das Geniale an IEEE ist die offene Erweiterbarkeit der Registerarchitektur gepaart mit der Universalität des Businterfaces und seinem Übertragungsprotokoll. Diese Eigenschaften machen ihn bis heute zu einer technologischen Basis für neue nichtintrusive Verfahren und Standards zum Testen, Debuggen, Programmieren und zur Emulation. Eine Tatsache, welche das Ensemble der Zugriffsstrategien auf Boardlevel mittlerweile nachhaltig verändert hat. Abbildung 2 Der Übergang zu einer designintegrierten Pin-Elektronik Abbildung 3 Klassifizierung der elektrischen Zugriffsstrategien auf Boardlevel 3 White Paper - ESA

4 Heute lassen sich grundlegend folgende Klassen unterscheiden (Abb. 3): Native Connector Access (natürlicher Zugriff über die designintegrierten I/O) Intrusive Board Access (künstlicher Zugriff über Nadeln und Proben) Embedded System Access (natürlicher Zugriff über designintegrierten Testbus) Dabei schließen sich diese Klassen in der praktischen Nutzung nicht gegenseitig aus. Inwieweit sie allerdings für den Anwender in Kombination eingesetzt werden können, hängt von den individuellen Fähigkeiten der gewählten ATE-Plattform ab. Dennoch stellt sich die Frage, in welchem Verhältnis die einzelnen Zugriffsstrategien zueinander stehen und was Embedded System Access praktisch bedeutet. Ein neues Paradigmen-Zeitalter beginnt Ein Blick auf die tendenzielle Entwicklung der einzelnen Trends (Abb. 4) offenbart eine Reihe interessanter Fakten. Dazu gehört auch die relative lange Adoptionsphase von IEEE als erster Vertreter des Embedded System Access. So erreichte der Boundary-Scan-Markt erst im Jahre 2008 eine Größe von ca. 29 Mio. US$, während der Verkauf intrusiver ATE im Bereich von 500 Mio. US$ lag [2]. Andererseits manifestiert sich auch der derzeitige rasante Wandel von intrusiven Zugriffsstrategien zum Embedded System Access. Diese beschleunigte Marktadoption ist insbesondere darauf zurückzuführen, dass der Embedded System Access mittlerweile eine eigenständige Klasse ist (Abb. 5), welche eine Vielzahl nichtinvasiver Zugriffstechnologien konsistent vereint. Dazu gehören insbesondere: Boundary-Scan Test (IEEE Std /.4/.6/.7) Processor-Emulation Test (PET) Chip-Embedded Instrumentation (IJTAG, IEEE P1687) In-System Programming (ISP) Core-Assisted Programming (CAP) FPGA-Assisted Test (FAT) FPGA-Assisted Programming (FAP) System JTAG (SJTAG) um nur einige zu nennen [3]. Darüber hinaus gibt es aber noch eine Fülle weiterer Technologien und Standards wie z.b. die sogenannte On-Chip Emulation (OCE) zur Softwarevalidierung. Abbildung 4 Entwicklungstrends der Zugriffsstrategien 4 White Paper - ESA

5 Abbildung 5 Einordnung wichtiger Zugriffstechnologien auf Boardlevel Durch den im Zielsystem eingebetteten elektrischen Zugriff kann beim Embedded System Access auf invasive Nadeln und Probes verzichtet werden. Dabei verfügt jede ESA-Technologie im Prinzip über eine aufgabenspezifische Pin-Elektronik, welche über den Testbus angesteuert wird und somit in der Lage ist, Testfunktionen oder Programmierungen direkt im System auszuführen. Das Zielsystem kann dabei ein Chip, ein Board, oder eine ganzes System sein, ist also invariant gegenüber dem hierarchischen Applikationslevel. Dadurch kann der Embedded System Access im gesamten Produktlebenszyklus verwendet werden. Embedded System Access ein Puzzle sich ergänzender Technologien Eine genauere Analyse wichtiger ESA- Technologien auf Boardlevel zeigt große Unterschiede in den Wirkungsweisen und Zielstellungen. Die Matrix (Tab. 1) spiegelt den komplementären Charakter der einzelnen Prinzipien deutlich wider. Bereits hieraus lässt sich ableiten wie wichtig ATE-Plattformen sind, welche sämtliche Technologien einheitlich unterstützen. Die nachfolgenden Detailerklärungen machen diese Fakten noch transparenter. Eigenschaft Boundary Scan Test Processor Emulation Test Chip embedded Instruments FPGA Assisted Test Testart strukturell funktionell offen* offen* Testgeschwindigkeit statisch dynamisch offen* offen* Zugriff über Pin-Elektronik Boundary-Scan- Schaltkreis Boundary-Scan- Register Prozessor IJTAG-Schaltkreis FPGA Systembus IP-Interface IP-Interface Konfigurierbare IP** nein nein offen* ja Fehlerabdeckung statisch dynamisch offen* offen* Diagnose-Niveau Pin Netz/Pin offen* offen* Zugehöriger IEEE-Standard IEEE 1149.x * abhängig von der Implementierung ** Intellectual Property IEEE / IEEE ISTO 5001 Tabelle 1 Vergleich relevanter ESA-Technologien zum Boardlevel-Test 5 White Paper - ESA IEEE , IEEE , IEEE P1687 IEEE , IEEE IEEE P1687

6 Boundary Scan definiert sogenannte Boundary-Scan-Zellen als die primären Zugriffspunkte auf ein System. Die Gesamtheit der Zellen bildet das Boundary- Scan- Register, welches über einen Test Access Port (TAP) angesteuert wird (Abb. 6). Alle Vektoren werden seriell ein- und ausgeschoben. Abbildung 7 Prinzip des Processor Emulation Test (PET) Abbildung 6 Architektur eines Boundary-Scan- Schaltkreises Der Testbus selbst besteht aus 4 Signalen und einem optionalen Reset. Boundary Scan ist ein strukturelles Verfahren und bietet insbesondere beim Verbindungstest von BGA- Anschlüsse eine exzellente Fehlerdiagnose. Da die Tests jedoch statischer Natur sind, können dynamische Fehler nicht erkannt werden. Ergänzend zu IEEE existieren mittlerweile eine Reihe weiterer IEEE1149.x- Standards. Der Processor Emulation Test nutzt das zur Softwarevalidierung implementierte Debug-Interface eines Mikroprozessors aus, um den Prozessorkern in einen nativen Testcontroller (Abb. 7) zu transformieren. Dadurch wird der Prozessor mit seinem Bus- Interface zur Pin-Elektronik und damit zum Zugriffspunkt auf das System. Ferngesteuert über JTAG oder andere Debug-Interfaces ist er dann in der Lage, sämtliche an seinen Systembus angeschlossenen internen oder externen Ressourcen anzusteuern und einzeln über entsprechende Testvektoren in Form von Schreib- und Lesezugriffen zu testen. Ein Betriebssystem oder eine Flash-Firmware ist nicht notwendig. Die Technologie ermöglicht die Abdeckung sowohl statischer als auch dynamischer Fehler. Sie ist durch den funktionalen Ansatz jedoch in der Diagnosetiefe eingeschränkt. Die PET- Technologie ergänzt Boundary Scan hervorragend und ermöglicht insbesondere den Test von dynamischen Komponenten wie DDR-SDRAM, Gigabit-Interfaces und anderer nicht scanbarer Komponenten auf Chip-, Board- und System-Level. In der Praxis existieren verschiedene Lösungen zur Steuerung des Processor Emulation Test wie beispielsweise VarioTAP [4]. Chip-embedded Instruments sind in die Schaltkreise integrierte Test- und Mess-IP (Intellectual Property), welche über den Testbus angesteuert werden (Abb. 8). Ihre Funktionalität ist völlig offen und reicht von simplen Sensoren, über komplexere Signalund Datenerfassung bis hin zu kompletten Analyse-Instrumenten oder Programmern. Die IP selbst ist entweder fest in einem Chip integriert (Hardmakro), können aber auf Basis von Field Programmable Gate Arrays (FPGA) auch temporär im System aktiviert werden (Softmakro). Die Pin-Elektronik unterliegt damit prinzipiell keinen Einschränkungen und kann vielerlei Funktionalität aufweisen, allerdings nur im Rahmen der jeweiligen Chip- Technologie des Host. Bemerkenswert ist auch die Tatsache, dass derartige Instrumente prinzipiell parallel zur normalen Systemoperation aktiv sein können, woraus sich interessante Applikationen ergeben. 6 White Paper - ESA

7 Abbildung 8 Boundary-Scan-Schaltkreis mit Chip-embedded Instrument Besonders die FPGA Embedded Instruments sind in letzter Zeit verstärkt in den Mittelpunkt des Interesses gerückt. Sie ermöglichen Strategien wie FPGA Assisted Test (FAT), bzw. FPGA Assisted Programming (FAP) und bieten eine enorme Flexibilität in der Adaption auf die individuelle Test- & Measurement- Problematik. Chip-embedded Instruments werden bereits seit vielen Jahren im Bereich des Chiptests z.b. in Form von Built-In-Self-Test-IP eingesetzt. Allerdings waren bisher all diese IP zugriffsseitig nicht standardisiert, was der derzeit in Entwicklung befindliche Standard IEEE1687 (IJTAG) ändern wird. Eine der führenden System-Technologien zur ganzheitlichen Unterstützung von Chipembedded Instruments ist ChipVORX [5]. Auch im sehr wichtigen Bereich der Programmierung existieren völlig unterschiedliche ESA-Technologien (Tab. 2). Allerdings nutzen sie zum Großteil die gleiche Infrastruktur wie die bereits beschriebenen Lösungsansätze zum Test. Diese Situation macht sehr hohe Synergien zwischen Test und Programmierung möglich. Eigenschaft In-System PLD Programming In-System Flash Programming Core Assisted Programming FPGA Assisted Programming Zielbaustein PLD/FPGA Flash MCU/Flash Flash Geschwindigkeit mittel - hoch gering mittel hoch hoch Zugriff über PLD/FPGA Boundary-Scan- Schaltkreis Prozessor FPGA Pin-Elektronik (PE) ISP-Register Boundary-Scan- Register Systembus IP-Interface Konfigurierbare IP** nein nein nein ja Zugehöriger IEEE-Standard IEEE , IEEE 1532, JESD 71 IEEE , IEEE IEEE , IEEE IEEE , IEEE , IEEE P1687 Tabelle 2 Vergleich relevanter ESA-Technologien zur Programmierung 7 White Paper - ESA

8 Die Bezeichnung In-System-Programming ist ein Sammelbegriff zur Programmierung von Flashbausteinen über Boundary Scan (Abb. 9), sowie für PLD/FPGA über den Test Access Port (TAP) im Verbund mit spezifischen Programmierregistern. Die Programmierung erfolgt im eingelöteten Zustand onboard. Für PLD/FGPA existieren auch spezielle Standards wie IEEE1532, JESD71 oder dem Serial Vector Format (SVF), einem Quasi- Industriestandard. Im Grundsatz verfolgt die Strategie von Core Assisted Programming den gleichen Lösungsansatz wie der bereits beschriebene Processor Emulation Test. Der Prozessor wird über das native Debug-Interface in der Art angesteuert, dass die an seinen Systembus angeschlossenen Flash oder FPGA (wenn das Design es ermöglicht) gelöscht, programmiert und verifiziert werden können (Abb. 10). Bei Flash spielt es keine Rolle, ob er direkt in einer MCU integriert ist (On-Chip) oder extern als separater Baustein angeschlossen ist. Darüber hinaus ist es möglich, nur den Flash- Handler per JTAG und das Flash-Image über ein schnelles Kommunikations-Interface zu laden (unten in Abb. 10). Die CAP- Technologie bietet deutlich höhere Geschwindigkeiten als die In-System Programmierung via Boundary Scan und wird ebenfalls von VarioTAP [4] unterstützt. Abbildung 9 Programmierung eines Flash-Schaltkreises per Boundary Scan Abbildung 10 Programmierung eines Flash per Core Assisted Programming 8 White Paper - ESA

9 Eine der interessantesten Technologien zur Flash Programmierung beruht auf dem Einsatz von FPGA Embedded Instruments und wird als FPGA Assisted Programming bezeichnet (Abb. 11). Das embedded Instrument ist in diesem Fall ein Programmer in der Form eines Softmakro. In Abhängigkeit von der Architektur des Programmer-IP und der Leistungsfähigkeit des externen Steuersystems lassen sich gegenüber konventionellen In-System Programmierungen per Boundary Scan teilweise drastische Verbesserungen der Programmiergeschwindigkeit erzielen. Mittlerweile existieren auch synthesefreie Universallösungen wie sie beispielsweise in ChipVORX [5] integriert sind. Als letzte Zugriffstechnik soll an dieser Stelle System Level JTAG erläutert werden. Im Gegensatz zur Nutzung eines externen Controllers verfolgt diese Technik den Ansatz, die zentrale Steuereinheit direkt mit in das Design zu integrieren. Dabei kommt typischerweise als Testbuscontroller ein separater Chip zum Einsatz und die Testvektoren werden lokal gespeichert (Abb. 12). Das Verfahren ist auch für den Systemtest unter Einbindung mehrere Boards prädestiniert. Abbildung 11 Programmierung eines Flash per FPGA Assisted Programming Abbildung 12 Prinzip des eingebetteten Testbuscontrollers auf Boardlevel 9 White Paper - ESA

10 Die Transformation zum systemintegrierten Tester Der Übergang zum Embedded System Access bedeutet keine marginale Anpassung der Art und Weise wie Test- oder Programmiervektoren gehandelt werden, sondern muss als fundamentaler technologischer Umbruch verstanden werden. Dazu gehören insbesondere die Integration der Testelektronik in das zu testende System die untrennbare Kopplung von Funktions- und Testelektronik im Systemdesign die Ausprägung von Testzentren mit unterschiedlichen Fähigkeiten die stark erweiterte Vielfalt an Testund Programmierstrategien die Möglichkeiten zur Nutzung über den gesamten Produktlebenszyklus die Flexibilität einer rekonfigurierbaren Pin-Elektronik durch FPGA der Einsatz völlig neuartiger Instrumentierungsplattformen Bei der praktischen Nutzung des Embedded System Access findet im Prinzip eine Transformation von rein funktionalem Design in eine Tester-UUT-Konfiguration statt (Abb. 13). Abbildung 13 Prinzip der Transformation durch Embedded System Access 10 White Paper - ESA

11 In Abhängigkeit von der konkreten Implementierung des Embedded System Access ergibt sich eine Fülle von Applikationen (Abb. 14). Dabei ist derzeit insbesondere der FPGA- basierende Test ein Technologietreiber für immer komplexere Test- und Measurement-Funktionen. Dazu zählen Applikationen wie Spannungsmessungen, Frequenzmessungen, Temperaturmessungen, Bit Error Rate Tests (BERT) für highspeed Signale, Impulszähler, Logic Scopes, und viele andere mehr. und viele andere mehr. Auf dieser Basis sind bereits im Labor umfangreiche Designvalidierungen über einen zentralen Kommunikations- und Steuerkanal möglich. Dabei ist es von großem Vorteil, dass die Signale und Messergebnisse direkt in der Schaltung gewonnen werden, also nicht durch unnatürliche Störquellen wie mechanische Probes, Kabel, zusätzliche elektrische Lasten etc. verfälscht sind. Dadurch werden die Test- und Messvorgänge nicht nur genauer, sondern können auch besser reproduziert werden. Allerdings wird zur praktischen Realisierung von ESA-Applikationen auch eine entsprechende externe Instrumentierung benötigt. Abbildung 14 Steuerung von ESA-Applikationen durch externe Hard- und Software 11 White Paper - ESA

12 Multidimensionale Anforderungen an die externe Instrumentierung Obwohl bisher primär JTAG als Testbus genannt wurde, existieren in der Praxis eine Vielzahl proprietärer Bus-Interfaces. Das gilt insbesondere für die Debug- Interfaces von Prozessoren wie z.b. Serial Wire Debug (SWD), Spy-Bi-Wire (SBW) oder Background Debug Mode (BDM). Daraus ergeben sich für die ATE-Anbieter hohe Anforderungen was die Flexibilität des externen Testbuscontrollers anbelangt. Dabei darf auch ein Mix verschiedener Testbusse bei Multi-Prozessor- Applikationen kein Problem darstellen. Damit aber nicht genug, denn auch die Unterstützung sämtlicher ESA-Technologien durch entsprechend leistungsfähige Softwarewerkzeuge muss für die Anwender über intuitive graphische Nutzerinterfaces gegeben sein. In diesem Kontext ist nicht nur die individuelle Einzelnutzung einer Methode gefragt, sondern vor allem auch Interaktivität zwischen den Technologien, um dadurch besondere Vorteile wie beispielsweise eine verbesserte Fehlerbdeckung zu erzielen. Diese Anforderung führt geradewegs zu einem weiteren extrem wichtigen Thema: der Kombination von Embedded System Access mit anderen Zugriffstechnologien wie Invasive Board Access (IBA) und Native Connector Access (NCA). Durch Partnerschaft mit diesen etablierten Methoden ist der Embedded System Access auf dem Wege der Migration in bereits vorhandene Testsysteme. Um dieses Niveau an Interaktivität zu unterstützen, muss das Test-Equipment insbesondere sehr gute Integrationseigenschaften bieten und für alle wichtigen Integrationsplattformen verfügbar sein. Perspektivisch wird hier insbesondere der Funktionstest eine wichtige Rolle spielen, da hierfür sehr leistungsfähige und offene Plattformen wie z.b. PXI immer weiter in den Test- und Measurement-Markt vordringen. Abbildung 15 - Multidimensionale JTAG-/Boundary-Scan-Instrumentierungen ermöglichen die volle Ausschöpfung des ESA-Potentials 12 White Paper - ESA

13 In der Endkonsequenz macht der Übergang zum Embedded System Access mit all seinen Facetten in der Endkonsequenz eine völlig neue Klasse von JTAG-/Boundary-Scan- Instrumentierungen notwendig und stellt damit eine enorme Herausforderung für die ATE-Lieferanten dar. Mittlerweile sind jedoch die ersten Lösungen in Form von multidimensionalen JTAG-/Boundary-Scan- Plattformen verfügbar (Abb. 15). Dabei reflektiert das Synonym multidimensional die Unterstützung der unterschiedlichen Dimensionen von Parametern, Strukturen, Funktionen, Interaktionen, Applikationen und Zugriffstechnologien, welche mit Embedded System Access in ihrer gesamten Komplexität und Vielschichtigkeit verbunden sind. Eine der ersten multidimensionalen JTAG- /Boundary-Scan- Instrumentierungsplattformen in Kombination von Hardware und Software waren und sind SCANFLEX und SYSTEM CASCON [6]. Zusammenfassung und Ausblick Der 1990 mit IEEE begonnene Trend zum Einsatz nichtinvasiver Zugriffsstrategien hat sich durch die Absorption immer neuer Technologien und Methoden mittlerweile zur eigenständigen Klasse des Embedded System Access entwickelt. Dabei bedeutet Embedded System Access im Kern die Verlagerung der Pin-Elektronik eines Testers in das zu testende System. Die ESA- Aktivierung führt zu einer Transformation des zu testenden Systems in Partitionen und der Ausprägung von eingebetteten Testzentren, welche über einen Testbus angesteuert werden. Entscheidende Elemente dieser Infrastruktur sind Boundary-Scan-Schaltkreise, Mikroprozessoren, FPGA und Schaltkreise mit Chip Embedded Instruments. Der Übergang zum Embedded System Access ermöglicht eine direkte Signalgewinnung und Einspeisung in der Schaltung, frei von externen Störquellen und ist damit insbesondere auch eine perfekte Grundlage zum Test von hochfrequenten Signalen. Gleichzeitig erschließt ESA insgesamt ein enormes Potential an völlig neuen Testund Measurement-Applikationen, welche allerdings nur durch eine neue Generation von ATE-Lösungen in die Praxis umgesetzt werden können. Wegbereiter hierfür sind multidimensionale JTAG-/Boundary-Scan- Instrumentierungsplattformen mit entsprechenden Interaktionsfähigkeiten zu anderen Zugriffstechnologien. Die Entwicklung des Embedded System Access wird perspektivisch vor allem durch weitere Standardisierung der Testbus-Ebene auf der Basis des IEEE [7] und der Ansteuerung von Chip Embedded Instruments durch IEEE1687 [8] und Erweiterungen von IEEE [9] gekennzeichnet sein. Darüber hinaus werden vor allem neue Instrument-IP in Form von Hardmakros oder FPGA embedded Softmakros die Innovation bei den Test-, Mess- und Programmierstrategien kontinuierlich vorantreiben und die klaren Grenzen zwischen Chip- und Boardtest zunehmend auflösen. Ein schlagartiges Umkippen des Marktes in Richtung Embedded System Access ist auch für die nächsten Jahre nicht zu erwarten; vielmehr sind Migrationsstrategien und Kombinationen entscheidend, da z.b. auch der invasive Testzugriff in dieser Dekade weiterhin weit verbreitet bleiben wird. 13 White Paper - ESA

14 Über GÖPEL electronic GÖPEL electronic ist weltweit führender Anbieter von professionellen JTAG/ Boundary Scan Lösungen und Technologietreiber im Bereich des Embedded System Access. Mit mehr als 450 verschiedenen Produkten bietet GÖPEL electronic das derzeit breiteste und leistungsfähigste Portfolio im Markt zur Designvalidierung, zum Test, zum Debugging, sowie zur Programmierung von Flash, PLD und MCU. Ein weltweites Service-Netzwerk sichert den Support für die mittlerweile mehr als Systeminstallationen rund um den Globus. Gegründet 1991 mit Hauptsitz in Jena beschäftigt GÖPEL electronic weltweit derzeit 200 Mitarbeiter und erzielte im Jahr 2011 einen Umsatz von ca. 26 Millionen Euro. Zusätzliche Informationen zum Unternehmen und seinen Produkten sind im Internet unter zu finden. Die Autoren Thomas Wenzel -Kontakt: Heiko Ehrenberg 14 White Paper - ESA

15 Quellen [1] IEEE Std , Standard Test Access Port and Boundary Scan Architecture [2] Frost & Sullivan Solving accessibility issues, Test and Measurement World, June 2010 [3] Embedded System Access A Technology Guide, GÖPEL electronic, 2012 [4] Heiko Ehrenberg / Thomas Wenzel Combining Boundary Scan and JTAG Emulation for advanced structural test and diagnostics, White Paper, GOEPEL electronics, 2009 [5] Heiko Ehrenberg / Thomas Wenzel Combining Boundary Scan and Chip Embedded Instruments for advanced T&M applications, White Paper, GOEPEL electronics, 2012 [6] JTAG/Boundary Scan Hardware/Software, product brochure, GÖPEL electronic, 2012 [7] IEEE Std Standard for Reduced-Pin and Enhanced-Functionality Access Port and Boundary Scan Architecture [8] IEEE P1687, Standard for Access and Control of Instrumentation Embedded within a Semiconductor Device. [9] IEEE P , Draft Standard Test Access Port and Boundary Scan Architecture Verzeichnis der genutzten Abkürzungen und Akronyme ATE Automated Test Equipment BScan Boundary Scan BST Boundary Scan Test BERT Bit Error Rate Testing CAP Core Assisted Programming ESA Embedded System Access FAP FPGA Assisted Programming FAT FPGA Assisted Test FCT Functional Circuit Test FPGA Field Programmable Gate Array FPT Flying Probe Test IBA Intrusive Board Access IC Integrated Circuit (also referred to as chip ) ICT In-Circuit Test IEEE Institute of Electrical and Electronics Engineers IP Intellectual Property ISP In-System Programming JTAG Joint Test Action Group MCU Micro Controller Unit MDA Manufacturing Defect Analyser µp Micro Processor NCA Native Connector Access OCE On-Chip Emulation PET Processor Emulation Test PLD Programmable Logic Device PXI PCI extension for Instrumentation SOC System On Chip (also SoC) SIP System In Package TAP Test Access Port TCK Test Clock TDI Test Data In TDO Test Data Out TMS Test Mode Select /TRST Test Reset UUT Unit Under Test 15 White Paper - ESA