VarioTAP Basis für komplexe Testentwicklung

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1 VarioTAP Basis für komplexe Testentwicklung Christoph Loohß und Winfried Löther GÖPEL electronic GmbH 2011

2 Agenda Workshop: Teil I: Teil II: Teil III: Teil IV: Herausforderungen beim Prüfen von Baugruppen Übersicht der VarioTAP Modellklassen Testentwicklung mit dem SYSTEM Cascon Erweiterte Testentwicklung mit Functional Micro Code (FMC) Teil V: Entwicklung von Funktionstests mit VarioTAP Kaffeepause Teil VI: Testentwicklung am Beispiel eines PowerPC Mikroprozessors JTAG/Boundary Scan 2

3 Teil I: Herausforderungen beim Prüfen von Baugruppen JTAG/Boundary Scan 3

4 Typische Testprobleme bei modernen Baugruppen: Baugruppen enthalten High-speed Schnittstellen auf der Baugruppe selbst oder zu Steckverbindern (Ethernet, USB, SATA usw.) Das zentrale Bauelement zur Steuerung dieser Schnittstellen auf einer solchen Baugruppe ist in vielen Fällen ein Mikroprozessor Der Zugriff per Boundary Scan ist oft nicht möglich oder für einen richtigen Schnittstellentest nicht brauchbar (aufgrund der verwendeten Signalpegel oder dem notwendigem Zeitverhalten). Externe physical layer Bausteine ohne Boundary Scan Struktur sind ebenfalls sehr schlecht testbar (USB ULPI, Ethernet MII). Bei vorhandenen Boundary Scan Strukturen sind nur statische Tests durchführbar (keine funktionalen Tests der High-speed Schnittstellen) Funktionstest der Baugruppe meist nicht möglich, da die normale Funktion des Mikroprozessors während des Boundary Scan Test in vielen Fällen abgeschaltet ist Oft sehr komplexe Ansteuerung der Schnittstellenbausteine notwendig (Konfiguration, Protokolle beim Datenaustausch usw.) JTAG/Boundary Scan 4

5 Typische Testprobleme bei modernen Baugruppen: Kontrolle des verbauten Prozessortyps Programmierung des internen Speichers Messen und Kalibrierung von Analog Digital Wandlern Überprüfungen von internen und externen Taktquellen Loopback Test von Schnittstellen (Ethernet, UART, USB usw.) JTAG/Boundary Scan 5

6 Typische Testprobleme bei modernen Baugruppen: Verbindungs- und Funktionstest von externen Schnittstellen Programmierung von externen Flashspeichern (I2C, SPI, NOR, NAND, MMC/SD usw.) Funktionstest von Kommunikationsschnittstellen (Ethernet, CAN, USB, UART usw.) JTAG/Boundary Scan 6

7 Teil II: Übersicht der VarioTAP Modellklassen JTAG/Boundary Scan 7

8 VarioTAP Modellklassen VarioTAP Flash In-System Programming (FISP) Programmierung von internen und externen Flashspeicher welche an den Mikroprozessor angeschlossen sind (Probleme bei externen Speicher die indirekt über einen FPGA angeschlossen sind) VarioTAP Bus Emulation Test (BET) Verbindungstest von externen RAM Bausteinen Ausführung von FMC Tests Ausführung von eignen Funktionstestprogrammen (UserIP) VarioTAP System Emulation Test (SET) Komplexe Funktionstest von interner und externer Peripherie Board spezifische Verbindungs- und Funktionstests JTAG/Boundary Scan 8

9 Teil III: Testentwicklung mit dem SYSTEM Cascon JTAG/Boundary Scan 9

10 Testentwicklung mit dem SYSTEM Cascon JTAG/Boundary Scan 10

11 Testentwicklung mit dem SYSTEM Cascon Special Functions VarioTAP Modelle JTAG/Boundary Scan 11

12 Testentwicklung mit dem SYSTEM Cascon Device Description JTAG/Boundary Scan 12

13 Testentwicklung mit dem SYSTEM Cascon Link to Library Build Scan Path JTAG/Boundary Scan 13

14 Testentwicklung mit dem SYSTEM Cascon Emulation Test Testscript Testoptionen Generator On-Chip Flash JTAG/Boundary Scan 14

15 Testentwicklung mit dem SYSTEM Cascon Auswahl zur Laufzeit Parallele Ausführung Bauelemente Testfunktionen Funktionsliste modifizieren Action Flow JTAG/Boundary Scan 15

16 Testentwicklung mit dem SYSTEM Cascon Verfügbare Testfunktionen Caslan Statements hinzufügen JTAG/Boundary Scan 16

17 Testentwicklung mit dem SYSTEM Cascon Action Flow Sequence JTAG/Boundary Scan 17

18 Testentwicklung mit dem SYSTEM Cascon Dateiformat Dateikonverter Dateiauswahl Startadresse und Filepointer JTAG/Boundary Scan 18

19 Testentwicklung mit dem SYSTEM Cascon Quelldatei FF ignorieren Zieldatei JTAG/Boundary Scan 19

20 Teil IV: Erweiterte Testentwicklung mit Functional Micro Code (FMC) JTAG/Boundary Scan 20

21 Erweiterte Testentwicklung mit FMC FMC wird einem Bauteil in der Library zugeordnet Syntax ist ähnlich dem der Flashbeschreibungssprache Entity Adress- und Busbreite Control Cycles Actions Variablen (var, export) Init, Cycle, Done Write Read Wait Data JTAG/Boundary Scan 21

22 Erweiterte Testentwicklung mit FMC Nötige Schritte für die Entwicklung und Ausführung eines FMC Test. Beschreibung des Test als FMC in der Library (während der Entwicklung kann dies auch im Local Flash Model geschehen) Nach einer Änderung an der Device Description eines Bauteils in der Library muss die Netzliste neu geparst und der Scanpfad neu generiert werden Es sollten keine festen Basisadressen verwendet werden um den Test möglichst universell verwenden zu können Für die erfolgreiche Ausführung eines FMC Test muss zuvor die BET-IP in den Mikroprozessor geladen werden Jede Action ist eine, einzeln aufrufbare Testfunktion und kann mit nativen VarioTAP Funktionen kombiniert werden JTAG/Boundary Scan 22

23 Teil V: Entwicklung von Funktionstests mit VarioTAP (UserIP) JTAG/Boundary Scan 23

24 Entwicklung von Funktionstest mit VarioTAP Nötige Schritte für die Entwicklung und Ausführung einer UserIP. Entwicklung eines Testprogramms (UserIP) Entwicklungsumgebung und Cross Compiler Toolchain (GNU) Debugtool zum verifizieren des Testprogramms (openocd) Möglichkeit zur Fernsteuerung durch das SYSTEM Cascon Zur Ausführung wird das VarioTAP BET Modell benötigt Im SYSTEM Cascon muss dazu ein manueller Test angelegt werden Kommunikation mit der UserIP über die Funktionen SendData und ReceiveData Programm wird in den internen RAM des Mikroprozessors geladen Beachten der Größe des RAMs Verwendung von Interrupts Zeitintensive Vorgänge JTAG/Boundary Scan 24

25 Kaffeepause JTAG/Boundary Scan 25

26 Teil VI: Testentwicklung am Beispiel eines PowerPC Mikroprozessors JTAG/Boundary Scan 26

27 Debugschnittstellen I Physischer Zugriff auf die CPU durch: dedizierte Debug Pin s einzelne Scankette JTAG Pin s (JTAG Kommandos) Teil der Scankette Weitere notwendige Signale HRESET evtl. Debugenable (bei BDM) Boot-Options externe Watchdogs JTAG/Boundary Scan 27

28 Debugschnittstellen II Unterstützte Debugschnittstellen Nexus BDM Coldfire BDM MPC555x, MCF52xx, MPC5xx MPC8xx COP/iJAM Freescale MPC82xx MPC83xx (PowerQuicc II) MPC85xx (PowerQuicc III) TIC01 TIC 020 TIC01 TIC01 GÖPEL Implementierung Der TIC020 erlaubt die Implementierung JTAG fremder Debugschnittstellen isystem Implementierung JTAG/Boundary Scan 28

29 Integration in CASCON Integration der isystem Debugschnittstelle durch das iopen-interface Transparenter Zugriff auf isystem dll s durch das Modell JTAG/Boundary Scan 29

30 VarioTAP Modellumfang -low Level- Initialisierung des CPUs CPU-spezifisch (PLL, IMMR, ) Boardspezifisch (Chip Select, Memory Controller, PIO,..) Anwendungsspezifisch (Ethernet, ext. Bausteine, ) Speicherzugriff & Registerzugriff Ausführen von Customer IP Little/Big Endian Konvertierung JTAG/Boundary Scan 30

31 VarioTAP Modellumfang -high Level- FLASH Programmierung mittels Flash-Monitor RAM Verbindungstest(RAM Modell aus CASCON TM DeviceLibrary) SD RAM DDR1&DDR2 RAM RAM Stresstest TCP/IP Ethernet Kommunikation mittels LAN-Monitor FMC JTAG/Boundary Scan 31

32 Initialisierung des Debug Interface I 1. Evtl. Aktivierung des Debug Interface 2. Reset der CPU mittels HRESET-Signal 1. einstellen der PLL 2. laden des Hard Reset Word(HRCW) Mögliche Quellen 1. Boot-Flash 2. feste Codierung/CPLD 3. Festlegung durch Debugger 3. CPU spezifische Debugmode access Sequenz CASLAN & Modell CPU gesteuert 4. CPU ist gestoppt und von außen ansprechbar Modell JTAG/Boundary Scan 32

33 Initialisierung des Debug Interface II Im CASLAN Script durch Aufruf der VarioTAP- Modellfunktion U1.Initialize(Modell.ini) Vollständige Initialisierung des Debug Interface Laden der Model.ini -Datei Verifikation des korrekten CPU Zugriffs Registertest interner SRAM-Test (optional) Monitor Ausführungstest JTAG/Boundary Scan 33

34 Initialisierung des CPUs mittels ini-datei ASCII-Datei Setzen vieler prozessorspezifischer Registerwerte über Bezeichner oder absolute Speicheradresse Schreiben/lesen von beliebiger Adresse setzen ext. FPGA/CPLD Register GPIO Ansteuerung konfigurieren externer Bausteine (z.b. PHY) Setzen von Modell Einstellungen IMMR Baseaddress IP Memory Baseaddress JTAG/Boundary Scan 34

35 Konfigurieren der Memory Map I Zuordnung zwischen logischer Adresse und Hardwareadresse logische Adresse: aus dem 4 GB Adressraum Hardwareadresse: Adressbus & Chipselect Ausnahmen bilden CPU spezifische Konfigurationsregister & interner Speicher IMMR Base OnChip Flash interner SRAM Zwingend notwendig um vom CPU aus, auf angeschlossene Komponenten zuzugreifen JTAG/Boundary Scan 35

36 Konfigurieren der Memory Map II Ist kein CPU interner Speicher verfügbar muss erst der externe Speicher initialisiert werden, bevor eine IP ausgeführt werden kann. Evtl. festlegen entsprechender Memory Windows Anschlussvarianten externer Bausteine GPCM (General Purpose Chipselect Machine) UPM (User Programmable Machine) SD-RAM Controller DDR- RAM Controller JTAG/Boundary Scan 36

37 Konfigurieren externer Bausteine externe Bausteine GPCM UPM SD-RAM Controller NOR-Flash, SRAM,PHY FPGA,CPLD SDRAM, burst SRAM, SDRAM DDR-RAM Controller DDR RAM CPU BRx,ORx BRx,ORx, BRx,ORx, DDRCSBND Register (x:chipselect Signalleitung) UPM Cmd Array (64Einträge) SDRAM Mode Register DDRTIMING DDRCNTL,. Konfiguration im Modell Modell.ini Vertreter MPCxxxx MPCxxxx MPC8260 MPC8347 Eingestellte Werte Standard Board spez. Standard/ Board spez. Standard/ Board spez JTAG/Boundary Scan 37

38 Memory Controller Aus BRx Register Abb. 1 [Freescale MPC8260 Ref. Manual] JTAG/Boundary Scan 38

39 Beispiel Konfiguration Abb. 2 [Freescale MPC8260 Ref. Manual] JTAG/Boundary Scan 39

40 Beispiel Konfiguration Modell.ini - Datei IMMR_BASE 0xFF40_0000 IP_BASE 0x4000_0000 #use ext. SDRAM #FLASH Memory SETUP Address: 0x0000_0000 BR0 0x #Set Flash Baseaddress to 0x0 32 Bit OR0 0xFC #32 MB #SDRAM Memory SETUP Address: 0x4000_0000 BR1 0x MB OR1 0xFB JTAG/Boundary Scan 40

41 ##Configure the UPM ARAM######################## [UPMAPRAM, 0x1F0DFC04, 0xEEAFBC04, 0x11AF7C04, 0xEFBAFC00, 0x1FF5FC47, 0x1FF5FC34, 0xEFEABC34, 0x1FB57C35, # SDRAM initialization (offset 0x5) 0x1F0DFC04, 0xEEAFBC04, 0x10AF7C04, 0xF0AFFC00, # Burst Read 0xF0AFFC00, 0xF1AFFC00, ] NOP_OFFSET 0x10 SDRAM_INIT_OFFSET 0x5 REFRESH_OFFSET 0x JTAG/Boundary Scan 41

42 DDR2 Controller Initialisierung MPC8321 #Model Parameters IMMR_BASE 0xFF40_0000 IP_BASE 0x0000_0000 #use external DDR2 RAM as IP Memory SRAM_BASE 0x0000_0000 SRAM_SIZE 0x0010_0000 #32 MB #CPU Memory Window Setup Flash Memory LBLAWBAR0 0xFC LBLAWAR0 0x #Flash Memory Setup Address: 0xFC00_000 BR0 0xFC00_0801 #FLASH 8 Bit, 64 MByte OR0 0xFC00_0c24 #DDR2 Controller Setup + Initialize DDR_LAWBAR0 0x #DDR2 Memory Window (Baseaddress: 0x0 to 0x1F00_0000) DDR_LAWAR0 0x #size 256 MB CS0_BNDS CS0_CONFIG 0x F 0x JTAG/Boundary Scan 42

43 TIMING_CFG1 TIMING_CFG2 TIMING_CFG3 TIMING_CFG0 0x x0f x x DDR_SDRAM_MODE DDR_SDRAM_MODE2 DDR_SDRAM_INTERVAL DDR_SDRAM_MD_CNTL 0x47D x8000C000 0x03CF0080 0x0 DDR_SDRAM_INIT DDR_SDRAM_CFG2 DDR_SDRAM_CLK_CNTL 0xdeadBeef 0x x wait 200 DDR_SDRAM_CFG_B wait x #BEVOR DDR_SDRAM_CFG_A wait xC #AFTER (MEM_ENABLE BIT ist gesetzt) JTAG/Boundary Scan 43

44 Anwendungsszenario LAN Monitor Universelle LAN Monitor-IP für PPC Übertragung großer Datenmengen über Ethernet Verbindung(TCP/IP) Anschließend FLASH Programmierung JTAG/Boundary Scan 44

45 Anwendungsszenario LAN Monitor MAC Layer ist meist per SCC,TSEC oder FCC im MPCxxxx integriert PHY Layer ist durch einen externen PHY-Chip zu implementieren, angeschlossen an PIO Pins Konfiguration der PIO Pins als SCC/FCC Pin durch Modell.ini-Datei Board spezifisch, welcher SCC/FCC wurde an die PHY angeschlossen über MII-Interface automatische Initialisierung des PHY Chips oder manuell durch PIO Sequenz JTAG/Boundary Scan 45

46 Anwendungsszenario LAN Monitor Konfiguration des Monitors über Modell.ini-Datei Netzwerk Adresse(MAC & IP) Buffer Speicheradresse Buffergröße verwendeter Netzwerkcontroller (SCC1,SCC2,FCC1,..) Verwenden des LAN Monitor in Caslan loadip( LAN_MONITOR ) TCPIP_Download(FILE,Address,Size) TCPIP_UploadToBuffer(FILE,size) JTAG/Boundary Scan 46

47 P Vielen Dank für Ihre Aufmerksamkeit!

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