Embedded Board Test Seminar Dipl.-Ing. (FH) Martin Borowski

Transkript

1 Embedded Board Test Seminar 2015 ipl.-ing. (FH) Martin Borowski

2 Seminar: Embedded Board Test Vom esign bis End ofline

3 Moderne Elektroniken? Fortschritt Quellen: markerfaire.berlin phonearena.com

4 Moderne Baugruppen? Vollständige Testabdeckung? Eine Herausforderung für den Test!

5 er Test von damals. Ich sehe an jedem Netz einen Testpunkt vor! Um den Test kümmert sich die Fertigung! Quellen: markerfaire.berlin

6 er Test von damals. Testen? Kein Problem! Wir haben ja unser OI und den ICT! Quellen: markerfaire.berlin OI ICT

7 er Test von damals bis heute! Ich sehe da Testpunkte vor wo ich Platz habe! Um den Test kümmert sich die Fertigung! Quellen: phonearena.com

8 er Test von damals bis heute! Testen? EIN Problem! Wir haben ja nur unser OI und den ICT! Quellen: pcs-campus.de

9 er Test von damals bis heute! Wir brauchen mehr Testpunkte! as geht nicht, ich habe keinen Platz! Quellen: pcs-campus.de

10 Elektrischer Test per Nadelzugriff? Gehäusefläche in mm² 16mm² Fläche für 16 Testpunkte BG Berechnet auf Basis eines CPG236 10% 31% 178% 337% Fläche Testpunkte / Fläche Gehäuse in %

11 Wir müssen umdenken! Wir müssen zusammen ein Prüfkonzept entwickeln! Quellen: pcs-campus.de

12 Wir müssen umdenken! Test Level OI to high optimal to small Programming SPI XI Multilayer FKT EOL PoP Flex-Boards BG/CSP/SoC N Boundary Scan FP ICT On-Board µp/mcu Intelligent Gbit Interfaces Testmöglichkeiten esign-features!

13 Projektplannung Projekt 1: nforderungen: Stückzahlen: pro Jahr Kostengünstig er Test: Nadeladapter: lohnt sich nicht -> Wir machen einen Funktionstest Problem Fertigung: iagnose bei Fehlermeldungen, Reparatur, Problem Entwicklung: Prototypeninbetriebnahme, Firmwareanpassung/ufwand EOL End Of Line

14 Projektplannung Projekt 2: nforderungen: Stückzahlen: pro Jahr Kostengünstig Hohe Testabdeckung er Test: Nadeladapter: lohnt sich, wir erreichen aber nicht die gewünschte Testabdeckung -> Wir machen einen ICT, FKT und EOL Problem Fertigung: Testzeit, dapterkosten, Programmierung, iagnose, Problem Entwicklung: Prototypeninbetriebnahme, Testabdeckung EOL End Of Line

15 Wie können wir die Probleme lösen? Embedded Board Test

16 Begriffsdefinition JTG - JTG bietet die Möglichkeit verschiedene Testtechnologien einzeln oder kombiniert einsetzen zu können (ES Technologien) - Prinzipiell unterscheidet man 2 Wege des Testzugriffes über JTG Boundary Scan Prozessor Emulation

17 Embedded Board Test Einsatz auf intelligenten Chips: - umfasst eine Reihe verschiedener Technologien - wird häufig auf JTG fähigen Chips eingesetzt (andere ebug Interfaces sind ebenfalls unterstützt) - benötigt nur eine Hardware für den Test und die Programmierung - Herstellerübergreifend - parallelisierbar - optimiert für die Fertigung Boundary Scan VarioTP ChipVORX JEOS

18 Boundary Scan- statischer Test und Programmierung Einsatz auf intelligenten Chips: - standardisiert nach 1149.x - effizienter struktureller Test - Pin genaue Fehlerdiagnose - Programmierung von externen Flashes (SPI, I²C, NN, NOR) - Herstellerübergreifend - sehr hoher utomatisierungsgrad Boundary Scan IEEE1149.x Static Test utomatedtest Generation High Test Coverage ShortTest Execution Time

19 ufbau beim In-Circuit-Tester Prüfnadel Prüfnadel IC1 IC2 Core Logic Core Logic Testpunkt 19

20 ufbau bei Boundary Scan BScan Zelle (electronic nail) IC1 IC2 Core Logic Core Logic 20 20

21 ufbau bei Boundary Scan IC1 IC2 Core Logic Core Logic TI TP TO TI TP TO TCK TMS Test ccess Port TCK TMS 21 21

22 ufbau bei Boundary Scan -Vorteile Egal wieviel Boundary Scan IC s verwendet werden, es sind maximal 5 Leitungen notwendig: IC TCK TMS TI TO TRST - Test Clock - Test Mode Select - Test ata In - Test ata Out - Test Reset Core Logic as Tester erfolgt in den Bausteinen dadurch ist keine mechanische daption mehr notwendig. TI TP TCK TMS TO 22 22

23 Testschritt mit Boundary Scan IC1 Signal treiben messen auf Verbindung und Kurzschluss IC2 1 1 Core Logic Core Logic TI TP TO TI TP TO TCK TMS TCK TMS 23

24 Testen von Non Boundary Scan IC s Signal treiben IC1 SN7400 messen auf Funktion IC2 1 1 Core Logic Core Logic 0 Core Logic TP TP 24

25 Testen von Non Boundary Scan IC s Signal treiben IC1 messen auf Funktion Flash/RM 1 Kernlogik 1 0 Kernlogik 1 BST Logik 25

26 ChipVORX FPG basierter Test Einsatz auf FPGs: - Echtzeit Speichertest - Frequenzmessungen - BERT Test für USB3.0, PCIe, ST - Effiziente Programmierung von externen Flashes (SPI, I²C, NN, NOR) - Herstellerübergreifend (Xilinx, tmel, Lattice.) Real Time Test Execution utomatedtest Generation HighSpeed I/O Test Fast Programming BERT Bit Error Rate Test

27 ChipVORX Flash Test & Programming FPG IC1 Flash ChipVORX Modell SPI I²C NN NOR JTG 27

28 ChipVORX RM Test in Echtzeit FPG IC1 RM ChipVORX Modell S R2 R3 R4 JTG 28

29 ChipVORX Frequenzmessung FPG IC1 Quarz ChipVORX Modell 50 MHz JTG 29

30 ChipVORX Bit Error Rate Test (BERT) FPG IC1 PHY Stecker ChipVORX Modell USB 3.0 ST PCIe Gbit Ethernet JTG 30

31 Kaffeepause

32 VarioTP Prozessor Emulation Test Einsatz auf Prozessoren: - Echtzeit Speichertest - Test von Prozessorfunktionen - etailierte iagnose - Programmierung von On-Chip & externen Flashes (SPI, I²C, NN, NOR) - Herstellerübergreifend Real Time Test Execution utomatedtest Generation Fullyintegratedin System Cascon Fast Programming

33 VarioTP Flash Test & Programming Prozessor/Controller IC1 Flash OCF VarioTP Modell SPI I²C NN NOR JTG Ermöglicht die schnelle und effiziente Programmierung von externen und von ON-Chip Flashes. 33

34 VarioTP RM Test in Echtzeit Prozessor/Controller IC1 RM OCF VarioTP Modell S R2 R3 Rx JTG Ermöglicht Speichertests in Echtzeit 34

35 VarioTP Individuelle Systemtests Prozessor/Controller IC1 Peripherie OCF VarioTP Modell JTG VarioTP kann beliebige Prozessorfunktionen ansprechen 35

36 JEOS JTG Embedded iagnostic Operating System Einsatz auf Prozessoren: - Speicher Funktions & Stresstest - Echtzeit Tests für GPIO, I²C, SPI, URT, USB2.0, USB3.0, LN, CN, PCIe - Embedded iagnostic auf dem Prozessor - Programmierung über native Schnittstellen oder externe Speicher (LN, USB ) & (S-Card, USB) Real Time Test Execution utomatedtest Configuration Support for Performance Test Support for Calibration Embedded iagnostics Intelligent Control Core Embedded Test Executer/Sequencer Remote Controlable

37 SchrittweiserTest mitembedded TE Embedded TE PLL Registers Processor Core OC OC-RM JTG Functional Test Tier 1 Level System Bus Parametrization & Calibration tasks drm Controller Flash Controller COM Controller /S Controller I/O Controller Functional Test Tier 2 Level drm Flash COM-Bus Interface ctors Sensors System bus partitioned function cluster JEOS ist optimiert für den schrittweisen Test von individuell steuerbaren Funktionsclustern über konfigurierbare IPs JEOS kann für die Produktvalidierung und für den Produktionstest eingesetzt werden I/O 11/03/

38 as typische Board: POWER JTG RM 14 SRM, RM, R-RM C Paralleler FLSH 12 NN NOR C Serieller FLSH I²C SPI Serieller Baustein RTC TEMP C C I/O Boot Flash SPI I²C nalog C ata Clk TI TCK TMS TO Prozessor/FPG CLK On CHIP FLSH On CHIP Cache/RM Interfaces UUT LN/USB/PCIe/ST igital / RS232 ISPLY igital HSIO nalog

39 Was kann mit dem Embedded Board Test abgedeckt werden? 3939

40 Moderne Baugruppen? Vollständige Testabdeckung? Eine Herausforderung für den Test! TEST Spannungen messen Verbindungstest RM-Test Funktionstest des RTC Funktionstest und Kalibrierung des C Frequenzmessung am Quarz Schnittstellentests Programmierung Programmierung des internen Flash Programmierung des externen Flash Beschreibung des KonfigPROM(mit Baugruppen-spezifische aten: MC, Kalibrierwerte, )

41 ie Prüfaufgabe: POWER RM 14 SRM, RM, R-RM JTG UUT und das ohne Firmware und Nadeladapter? C Paralleler FLSH 12 NN NOR C Serieller FLSH I²C SPI Serieller Baustein RTC TEMP C C I/O Boot Flash SPI I²C nalog C ata Clk TI TCK TMS TO Prozessor/FPG CLK On CHIP FLSH On CHIP Cache/RM Interfaces LN/USB/PCIe/ST igital / RS232 ISPLY igital HSIO nalog

42 Spannungen messen? POWER JTG RM 14 SRM, RM, R-RM C Paralleler FLSH 12 NN NOR C Serieller FLSH I²C SPI Serieller Baustein RTC TEMP C C I/O Boot Flash SPI I²C nalog C ata Clk TI TCK TMS TO Prozessor/FPG CLK On CHIP FLSH On CHIP Cache/RM Interfaces UUT LN/USB/PCIe/ST igital / RS232 ISPLY igital HSIO nalog Steckeradaption mit passender Gegenstelle nalog Test von: Steckerverbinder C/C Wandler nalog Eingängen Test über: Lesen von nalogregistern(µp) Lesen von Wandler Stimulation von nalog Werten

43 Verbindungstest? POWER RM 14 SRM, RM, R-RM C Paralleler FLSH 12 NN NOR C Serieller FLSH I²C SPI Serieller Baustein RTC TEMP C C I/O Boot Flash SPI I²C nalog C ata Clk JTG TI TCK TMS TO Prozessor/FPG CLK On CHIP FLSH On CHIP Cache/RM Interfaces UUT LN/USB/PCIe/ST igital / RS232 ISPLY igital HSIO nalog Test von: Steckerverbinder Netz und Pin Verbindungen Widerständen Test über: Treiben und Messen von Signalen (Boundary Scan) Steckeradaption mit passender Gegenstelle igital

44 Speicher Test (RM)? POWER RM 14 SRM, RM, R-RM JTG UUT Test von: Ram - Verbindungen ynamischer Ram Test C Paralleler FLSH 12 NN NOR C Serieller FLSH I²C SPI Serieller Baustein RTC TEMP C C I/O Boot Flash SPI I²C nalog C ata Clk TI TCK TMS TO Prozessor/FPG CLK On CHIP FLSH On CHIP Cache/RM Interfaces LN/USB/PCIe/ST igital / RS232 ISPLY igital HSIO nalog Test über: Treiben und Messen von Signalen (Boundary Scan). ynamischer RM Test über µp Emulation oder FPG-basierten - Test

45 Funktionstest des C/RTC (serielle Bauteile)? POWER RM 14 SRM, RM, R-RM JTG UUT Test von: I²C, SPI, MII Bauelementen C Paralleler FLSH 12 NN NOR C Serieller FLSH I²C SPI Serieller Baustein RTC TEMP C C I/O Boot Flash SPI I²C nalog C ata Clk TI TCK TMS TO Prozessor/FPG CLK On CHIP FLSH On CHIP Cache/RM Interfaces LN/USB/PCIe/ST igital / RS232 ISPLY igital HSIO nalog Test über: Flash Zugriff über Boundary Scan oder Prozessor Emulation

46 Frequenzmessung am Quarz? POWER RM 14 SRM, RM, R-RM C Paralleler FLSH 12 NN NOR C Serieller FLSH I²C SPI Serieller Baustein RTC TEMP C C I/O Boot Flash SPI I²C nalog C ata Clk JTG TI TCK TMS TO Prozessor/FPG CLK On CHIP FLSH On CHIP Cache/RM Interfaces UUT LN/USB/PCIe/ST igital / RS232 ISPLY igital HSIO nalog Test von: Quarzbausteinen auf Vorhandensein und Funktion Test über: Toggle Test über Boundary Scan Zellen Frequenzmessung über FPG

47 Schnittstellentest POWER JTG RM 14 SRM, RM, R-RM C Paralleler FLSH 12 NN NOR C Serieller FLSH I²C SPI Serieller Baustein RTC TEMP C C I/O Boot Flash SPI I²C nalog C ata Clk TI TCK TMS TO Prozessor/FPG CLK On CHIP FLSH On CHIP Cache/RM Interfaces UUT LN/USB/PCIe/ST igital / RS232 ISPLY igital HSIO nalog Steckeradaption mit passender Gegenstelle nalog igital HSIO

48 Flash Programmierung (intern,extern) POWER RM 14 SRM, RM, R-RM C Paralleler FLSH 12 NN NOR C Serieller FLSH I²C SPI Serieller Baustein RTC TEMP C C I/O Boot Flash SPI I²C nalog C ata Clk JTG TI TCK TMS TO Prozessor/FPG CLK On CHIP FLSH On CHIP Cache/RM Interfaces UUT LN/USB/PCIe/ST igital / RS232 ISPLY igital HSIO nalog Programmierung von: Parallelen Flash Bausteinen Seriellen Flash Bausteinen On-Chip Flashes Programmierung über: Boundary Scan Zellen Kern Logik (Prozessor/FPG) JTG ebug Port

49 Moderne Baugruppen? Vollständige Testabdeckung? Eine Herausforderung für den Test! Test? Spannungen messen Verbindungstest RM-Test Funktionstest des RTC Funktionstest und Kalibrierung des C Frequenzmessung am Quarz Schnittstellentests Programmierung Programmierung des internen Flash Programmierung des externen Flash Beschreibung des KonfigPROM(mit Baugruppen-spezifische aten: MC, Kalibrierwerte, )

50 Wie sieht eine Test & Programmierstation aus?

51 Software SYSTEM CSCON Computer ided SCan-based Observation and Nodecontrol 51

52 Hardware (uszug) 52

53 Produktionshardware JULIET Jtag UnLImitEd Tester 53

54 Produktionshardware Rapido In-Line Flash-Programmierung MCU-Programmierung PL-Programmierung JTG-Programmierung Non-JTG-Programmierung In-System Programming Boundary-Scan-Test (optional) Funktionstest (optional) Mixed-Signal-Test (optional) Onboard-Programmer + Board-Test 54

55 Vielfältige Einsatzmöglichkeiten Stand-lone Lösung für Entwicklung & Fertigung In-Line Test & Programmierung Integration in Flying Prober JTG Boundary Scan Kombination mit OI / XI Integration in In-Circuit-Tester Kombination mit Funktionstester JTG/Boundary Scan

56 Nutzen in der Entwicklung: Hardwareverifizierung ohne Firmware - keine Wartezeiten, keine Fehlersuche in der Software Optimierung der Testpunkte (nzahl) Frühzeitige Testabdeckungsanalyse Reduzierung des Funktionstests

57 Nutzen in der Fertigung: Sehr gute Fehlerdiagnose Kombination mit anderen Testverfahren Senkung von dapterkosten Sehr schneller Test Effiziente Programmierung Einsparung von Testzeit

58 Projektplannung Projekt 1: nforderungen: Stückzahlen: pro Jahr Kostengünstig er Test: Wir nutzen den Embedded Board Test und stellen mit einem EOL die Fehlerfreiheit sicher. Problem Fertigung: iagnose bei Fehlermeldungen, Reparatur, Problem Entwicklung: Prototypeninbetriebnahme, Firmwareanpassung/ufwand EOL End Of Line

59 Projektplannung Projekt 2: nforderungen: Stückzahlen: pro Jahr Kostengünstig Hohe Testabdeckung er Test: Wir kombinieren unseren ICT mit dem Embedded Board Test und stellen mit dem EOL die Fehlerfreiheit sicher- Problem Fertigung: Testzeit, dapterkosten, Programmierung, iagnose, Problem Entwicklung: Prototypeninbetriebnahme, Testabdeckung EOL End Of Line

60 Praktische emo 60

61 ipl.-ing.(fh) Martin Borowski