Cell Broadband Engine
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- Frida Bieber
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1 Cell Broadband Engine 21.March 2006 Benjamin Keck
2 Outline Why Cell?!? Application Areas Architectural Overview SPU Programming Model Programming on the PPE C/C++ Intrinsics
3 The Cell Supercomputer on a chip Multi-Core Microprocessor (9 cores) 10x perfomance for many applications > 4 GHz clock frequency Digital home to distributed computing Cell-Prozessor
4 Application Areas Playstation 3 Multiple parallel calculations High performance in multimedia applications Energy efficiency (GFLOPS/Watt)
5 Playstation 3 Example
6 Key Attributes Cell is Multi-Core Contains 64-Bit Power Architecture Contains 8 Synergistic Processor Elements (SPE) Cell is a Flexible Architecture Multi-OS support (including Linux) with Virtualization technology Path for OS, legacy apps, and software development Cell is a Broadband Architecture SPE is RISC architecture with SIMD organization and Local Store 128+ concurrent transactions to memory per processor Cell is a Real-Time Architecture Resoure allocation (for Bandwidth Measurement) Locking Caches (via Replacement Management Tables) Cell is a Security Enabled Architecture Isotalatable SPE for flexible security programming
7 High Performance Computing Peak performance 256 GFlops Place 490 of the 500 Best Supercomputers has 854 GFlops using IBM xseries Cluster with 256 Intel Xeon processors (2.8 GHz) One Cell can decompress 48 MPEG2 Streams (DVD) in parallel
8 Cell Broadband Engine Architecture (CBEA)
9 Cell Broadband Engine Architecture (CBEA) XDR Memory 25.6GB/s XDRAM Controller PPE 512 KB L2 Cache PPU 64 Bit Power ISA SPE SPU 128 bit SIMD SRAM SPU 128 bit SIMD SPU 128 bit SIMD SRAM SRAM SRAM Element Interconnect Bus SPU 128 bit SIMD SRAM SRAM SRAM SRAM SPU 128 bit SIMD SPU 128 bit SIMD SPU 128 bit SIMD SPU 128 bit SIMD Flex IO 20GB/s 15GB/s RSX 2.5GB/s South Bridge 2.5GB/s
10
11 Power Processor Element (PPE) PPE handles operating system and control tasks 64-bit Power Architecture with VMX In-order, 2-way hardware Multi-threading Cohorent Load/Store with 32 KB I & D L1 and 512 KB L2
12 Synergistic Processor Element (SPE) SPE provides computational performance Dual issue, up to 16-way 128-bit SIMD Dedicated resources: bit RF, 256 KB Local Store Each can be dynamically configured to protect resources Dedicated DMA engine: Up to 16 outstanding request
13 SPE MFC Memory Flow Controller (MFC) Synergistic Processing Unit (SPU) Local Store (LS) 256KB SPU LS
14 I/O and Memory Interfaces I/O Provides wide bandwidth Dual XDR controller ( Gbps Two configurable interfaces ( bps) Flexible Bandwidth between interfaces Allows for multiple system configurations
15 Power Management Dynamic Power Management (DPM) Five Power Management States One linear sensor Ten digital thermal sensors
16 I/O and Memory Interfaces EIB data ring for internal communication Four 16 byte data rings, supporting multiple transfers 96 B/cycle peak bandwidth Over 100 outstanding requests 2 data rings are parallel in cycle each data ring can transfer max. 3 x 16 byte
17 SPU Programming Model Virtual File System to externalize the SPUs named spufs mounted on /spu Each spufs refers to a logical SPU mem: local store memory run: starts execution of SPU code mbox, ibox, wbox: abstractions for the userspace side reg: register of the spu
18 Programming on the PPE Normal CPU programming AltiVec used as Single Instruction Multiple Data (SIMD) architectur AltiVec can calculate 8 elements per vector
19 void main(){ C/C++ Intrinsics reg regc; regc = vec_sums(rega, regb) } saturating math sum accross log, power ceil / floor pixel vectors
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