Prozessorarchitektur. Kapitel 1 - Wiederholung. M. Schölzel

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Wilhelmine Glöckner
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1 Prozessorarchitektur Kapitel - Wiederholung M. Schölzel

2 Wiederholung Kombinatorische Logik: Ausgaben hängen funktional von den Eingaben ab. x x 2 x 3 z z = f (x,,x n ) z 2 z m = f m (x,,x n ) Sequentielle Logik Keine funktionale Abhängigkeit von den Eingaben wegen internem Speicher x x 2 x 3 FF z z 2 z = f (FF,,FF k,x,,x n ) z m = f m (FF,,FF k,x,,x n )

3 Wiederholung (kombinatorische Logik) Multiplexer (Beispiel für kombinatorische Logik) D i Dateneingänge ( Bit) Z Datenausgang ( Bit) c Steuereingang, kodiert binär eine Zahl von 0 bis n- Funktion des Multiplexers: Z(D 0,,D n-,c) = D c c log 2 n D 0 D D n- Mux Z D 0 2:-Multiplexer aus Grundgattern: D c Z

4 Wiederholung (sequentielle Logik) Verhalten flankengesteuerte Flip-Flops (D-Flip-Flop) D Dateneingang Q Datenausgang clk Takteingang Q Takt t Takt t+ Takt t+2 0 D FF clk Q D 0 clk 0 Verhalten zustandsgesteuerte Flip-Flops (D-Latch) D Dateneingang Q Datenausgang clk Takteingang Takt t Takt t+ Takt t+2 Q 0 D Latch clk Q D 0 clk 0

5 Wiederholung (sequentielle Logik) Register Zum schnellen Speichern von n Binärwerten (z.b. in einem Prozessor) E n-,,e 0 Dateneingänge A n-,,a 0 Datenausgänge load Ladesignal A( clk ), falls load 0 Verhalten: A( clk) E( clk ), sonst E n- E n-2 E 0 clk Mux D FF n- clk Q Mux D FF n-2 clk Q Mux D FF 0 clk Q load A n- A n-2 A 0

6 Wiederholung (sequentielle Logik) n-bit Zähler mit synchronem Reset (low-aktiv): + n n Reset n load clk E 0 E E n- Register A

7 Registertransferbefehle Beschreiben die Änderung von Registerwerten innerhalb eines Taktes in einer Schaltung, die aus Registern und kombinatorischer Logik aufgebaut ist. komb. Logik 2 Reg Reg2 3 komb. Logik Reg3 komb. Logik (+) 5 5 Reg4 Regs übernehmen Wert am Dateneingang Wert wird sofort am Datenausgang sichtbar Ergebnis der kombinatorischen Logik liegt am Dateneingang des folgenden Registers an Takt Regs übernehmen Wert am Dateneingang Registertransferbefehl: Reg4 <= Reg2 + Reg3

8 Beispiele: Registertransferbefehle Registertransferbefehle (Beispiel) Reset + n Timer <= Timer + Timer <= 0 load clk UND Timer n n Timer <= Timer - Timer <= Timer + 2 if reset Timer <= 0 else Timer <= Timer + if reset Timer <= Timer + else Timer <= 0

9 Grundstruktur eines von-neumann- Computers Computer besteht aus Prozessor + Speicher + Ein-/Ausgabe Speicher besteht aus Worten fester Länge und enthält Daten und Instruktionen im gleichen Speicher (von-neumann-architektur) Prozessor besteht aus Rechenwerk und Steuerwerk Rechen- und Steuerwerk = Central Processing Unit (CPU) Im Program Counter (, Befehlszähler) steht die Speicheradresse der nächsten auszuführenden Instruktion Weitere Register im Rechenwerk, da Operationen mit Registern schneller ausführbar sind als mit Operanden, die sich im Speicher befinden

10 Prinzip eines programmierbaren enthält Speicheradresse des aktuellen Befehls Befehl von dieser Adresse aus dem Speicher in das Instruktionsregister (IR) holen auf Adresse des nächsten Befehls setzen Aktuellen Befehl im IR im Datenpfad ausführen Nächsten Befehl holen Es ergibt sich folgende Verarbeitungsschleife: Aktuellen Befehl in das IR holen und aktualisieren (FE) Befehl im IR verarbeiten: Operandenwerte laden (DE) Operandenwerte verarbeiten (EX) Ergebnis zurückschreiben (WB) Und jetzt die Details Prozessors Rechenwerk R0 Steuerlogik R ALU 6 Steuerwerk Steuersignale R2 5 IR 0x0 0x02 Datum Adresse 0x00 0x0 0x02 0x03 0x04 0x05 0x06 0x07 0x08 0x09 0x0A 0x0B Speicher inc R0 inc R2 dec R

11 Blockschaltbild eines einfachen Prozessors Rechenwerk Allgemeine Register 0x00 0x0 Speicher ALU MBR 0x02 0x03 0x04 Steuersignale Statusflags 0x05 0x06 Steuerlogik IR 0x07 0x08 0x09 Timer MAR 0x0A 0x0B Steuerwerk

12 Takt 0: Befehl holen (MAR <= ) Rechenwerk Speicher Allgemeine Register 0x00 0x0 ALU MBR 0x02 0x03 0x2 0x2 =0x?? 0x04 Steuersignale Statusflags Steuerlogik =0x?? IR =nop 0x05 0x06 0x07 0x08 0x09 Timer reset=0 =0x02 MAR =0x?? 0x0A 0x0B =0x00 Steuerwerk

13 Takt : Befehl holen (IR <= MEM[MAR]) Rechenwerk Speicher Allgemeine Register 0x00 0x0 ALU MBR 0x02 0x03 0x2 0x2 =0x?? 0x04 Steuersignale Statusflags Steuerlogik =0x?? IR =0x2 =read 0x05 0x06 0x07 0x08 0x09 Timer =0x0 reset=0 Steuerwerk MAR =0x02 =0x02 0x0A 0x0B

14 Takt 2: Befehl holen ( <= + ) Rechenwerk Speicher Allgemeine Register 0x00 0x0 ALU MBR 0x02 0x03 0x2 0x2 =0x?? 0x04 Steuersignale Statusflags Steuerlogik =0x2 IR =nop 0x05 0x06 0x07 0x08 0x09 Timer =0x02 reset=0 Steuerwerk MAR =0x02 =0x02 0x0A 0x0B

15 Situation zu Beginn von Takt 3 Rechenwerk Speicher Allgemeine Register 0x00 0x0 ALU MBR 0x02 0x03 0x2 0x2 =0x?? 0x04 Steuersignale Statusflags Steuerlogik =0x2 IR =nop 0x05 0x06 0x07 0x08 0x09 Timer =0x03 reset Steuerwerk MAR =0x03 =0x02 0x0A 0x0B

16 Zusammenfassung Befehlsholphase Ausgeführte Registertransferoperationen: Timer=0: MAR <= Timer=: IR <= MEM[MAR] Timer=2: <= + Danach befindet sich Befehlscode im IR Ab Takt 3 kann die Kontrolllogik abhängig vom Timer und dem Befehlscode den Datenpfad steuern Takt 0 Takt Takt 2 Takt 3 Steuersignale werden zur Ausführung der Registertransferoperation gesetzt MAR <= IR<=MEM[MAR] <= + Im Folgenden Verfeinerung des Rechenwerkes

17 Details Rechenwerk Folgendes einfaches Rechenwerk wird verwendet: ld0,,ld2 Rechenwerk 3 2 mux alu R0 2 R R2 D D2 D3 D4 MUX M ALU A zero Steuersignale Statusflag Zum Auslesen/ Schreiben des MAR MBR Steuersignale legen Verhalten der Komponenten fest MUX: ALU: Ri, mit 0 i 2: Ri(t+) = Ri(t), falls ldi = 0 Ri(t+) = A, falls ldi = Steuersignal mux Signal alu 0 (test) (+) 2 (-) 3 (transfer) Ausgang M 0 D D2 2 D3 3 D4 A Ausgang zero M, falls M=0 0, sonst M+ 0 M- 0 M 0

18 Kodierung für Inkrement/Dekrement Befehlscode im IR Bedeutung Assemblersyntax 0x0 R0 <= R0+ inc R0 0x R <= R+ inc R 0x2 R2 <= R2+ inc R2 0x20 R0 <= R0- dec R0 0x2 R <= R- dec R 0x22 R2 <= R2- dec R2

19 Takt 3: Befehl im IR verarbeiten (R2 <= R2 + ) Rechenwerk Speicher R0 R R2 =0xA 0x00 0x MUX ALU MBR =0x?? 0x02 0x03 0x04 0x2 0x2 ld0=0 ld=0 ld2= mux=2 alu= zero Steuerlogik =0x2 IR =nop 0x05 0x06 0x07 0x08 0x09 Timer reset= load_pc=0 MAR =0x03 =0x02 0x0A 0x0B =0x03 Steuerwerk

20 Situation zu Beginn von Takt 4 = Takt 0 Rechenwerk Neuer Wert in R2 Speicher R0 R R2 =0xB 0x00 0x MUX ALU MBR =0x?? 0x02 0x03 0x04 0x2 0x2 load mux alu zero Steuerlogik =0x2 IR =nop 0x05 0x06 0x07 0x08 0x09 Timer =0x00 reset=0 Steuerwerk load_pc=0 Timer hat wieder Wert 0. Neue Befehlsholphase beginnt. MAR =0x03 =0x02 0x0A 0x0B

21 Zusammenfassung Sie sollten mit folgenden Begriffen und Konzepten vertraut sein: Kombinatorische / Sequentielle Logik Verhalten Latch / Flip-Flop Register-, Zählerimplementierung (Feedback) Registertransferbefehle Befehlsverarbeitung von-neumann-computer Steuerwerk Rechenwerk

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