Besprechung des 8. Übungsblattes Einführung in Caches Cache-Organisation Cache-Ersetzungsstrategien Aufgaben (an der Tafel) Testklausur

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1 Themen heute Besprechung des 8. Übungsblattes Einführung in Caches Cache-Organisation Cache-Ersetzungsstrategien Aufgaben (an der Tafel) Testklausur

2 Besprechung des 8. Übungsblattes Aufgabe 2.6. In diesem Aufgabenteil soll ein ROM-Speicher als 8K x 19 bit realisiert werden. Es stehen 4K x 4 bit und 8K x 1 bit Speicher-Chips zur Verfügung. Der Speicher soll mit einer möglichst geringen Anzahl an Chips einer oder beider Arten realisiert werden. Wie viele Chips sind notwendig? Grundsätzliche hat (fast) jede Lösung das Problem erfüllt, aber es sind zwei Dinge zu beachten: Der Aufbau: Es reicht nicht, wenn einfach nur 152 Bits am Ende zur Verfügung stehen, sie müssen auch so anordbar sein, dass die 8K x 19-Struktur (oder größer ) entsteht Die Minimalitätsbedingung: Dadurch bleibt nur 10 = 2*5 der 4X x 4 bit-chips übrig

3 Besprechung des 8. Übungsblattes (2) Aufgabe 4 (Skizzen) Momentaner Stand ist: Ihr müsst den Aufbau der Speicherelemente in CMOS-Technologie zeichnen können, so wie er auf den Vorlesungsfolien ist Tiefer gehendes Verständnis der Funktionsweise von CMOS-Bausteinen ist aber nicht nötig (in RO)

4 Einführung in Caches Problem: Zugriff auf Speicher ist zeitintensiv und bremst Prozessor daher aus (Wartezyklen) Lösung: Man führt einen (oder mehrere) Zwischenspeicher ein, die häufig bzw. wahrscheinlich verwendete Speicherzellen der CPU schneller bereitstellen

5 Einführung in Caches (2) Begriffsdefinitionen: Cache Hit := Benötigtes Datenwort ist im Cache und kann direkt von dort geholt werden Cache Miss := Benötigtes Datenwort ist nicht im Cache und muss aus dem Speicher geholt werden Hit-Rate := Verhältnis Cache Hits zu Zugriffszahl Wir betrachten nur Prozessorcaches, andere Caches (wie Festplatten-Caches) nicht

6 Einführung in Caches (3) Eine Zeile des Caches enthält verschiedene Informationen: Einen Daten-Block, der eine oder mehrere Speicherplätze des Speichers enthält Falls mehrere, korrespondieren die niedrigwertigsten Adressbits als Offset mit der Position in der Cachezeile Einen Tag, der spezifiziert, welche Daten dort gerade gespeichert werden (meist höchstwertiger Teil der Adresse) Je nach Bedarf Status Bits, z.b. Valid Bit: Gibt an, ob die Cache-Zeile gültig belegt ist Dirty Bit: Gibt bei Write-Back-Caches an, ob die Daten modifiziert wurden

7 Einführung in Caches (4) Verschiedene Gründe für Cache Misses: Compulsory Miss: Erster Zugriff auf bestimmtes Datum, Daten noch nicht im Cache Capacity Miss: Cachekapazität ist zu klein, Datum war gecacht, aber musste entfernt werden Conflict Miss: Bei nicht-voll-assoziativem Cache, Set wurde zu groß und Datum wurde aus Set entfernt (Cache muss nicht voll sein), siehe später Coherence Miss: Nur bei Cache- Kohärenzprotokollen auf Multiprozessor-Systemen

8 Einführung in Caches (5) Beim Schreiben hat man zwei Möglichkeiten, wenn man einen Cache verwendet, der die Speicheradresse bereits enthält: Write-Through-Verfahren: Das Datum wird parallel in den Speicher und im Cache geschrieben Vor-/Nachteile? Write-Back-Verfahren: Das Datum wird nur im Cache aktualisiert und dort als verändert ( dirty ) markiert. Will der Cache es verdrängen, muss er das geänderte Datum zuvor in den Speicher schreiben Vor-/Nachteile?

9 Cache-Organisation Die Abbildungsstrategie entscheidet, wo eine bestimmte Speicheradresse im Cache abgelegt bzw. gesucht werden muss Drei Möglichkeiten: Voll-assoziativer Cache Direct Mapped Cache N-way Set Associate (n-fach satzassoziativer) Cache Die ersten beiden sind Spezial- bzw. Extremfälle des N-Way Set Associate Caches

10 Cache-Organisation (2) Voll-assoziativer Cache: Jede Cachezeile kann jedes Datenwort aufnehmen, daher sehr flexibel Es ist nicht möglich, dass zwei Adressen um eine Cachezeile kämpfen (sich gegenseitig immer wieder verdrängen) Beim Suchen muss der Tag jeder einzelnen Cachezeile verglichen werden (hoher Aufwand)

11 Cache-Organisation (3) Veranschaulichung einer vollassoziativen Cache-Organisation (Quelle: Wikipedia, Lizenz: Gemeinfrei)

12 Cache-Organisation (4) Direct Mapped Cache: Jede Datenadresse wird anhand einer Abbildungsvorschrift fest auf eine bestimmte Stelle im Cache abgebildet Meist verwendet man hierzu einen Teil der Adresse ( Index ) nach den Bits, die den Tag angeben Geringer Hardwareaufwand (wegen nur einer möglichen Stelle im Cache reicht ein Vergleich) Zwei Blöcke können sich gegenseitig verdrängen, obwohl Cache ansonsten komplett leer ist

13 Cache-Organisation (5) N-way Set Associate Cache: Kombination bzw. Kompromiss aus einem vollassoziativen und einem Direct Mapped Cache Eine Speicheradresse wird auf ein Set im Cache abgebildet, das aus mehreren Cachezeilen besteht Verglichen werden muss daher nur mit den Tags innerhalb des Sets, Aufwand liegt deshalb zwischen voll-assoziativem und Direct Mapped Cache

14 Cache-Organisation (6) Veranschaulichung einer Direct Mapped und 2-way Set Associative Cache-Organisation (Quelle: Wikipedia, Lizenz: GFDL)

15 Cache-Ersetzungsstrategien Bei Caches ohne direkte Zuordnung (kein Direct Mapped Cache) können Daten auf mehrere potentielle Cachezeilen geschrieben werden Ersetzungsstragie gibt an, welche Zeile überschrieben wird, wenn alle möglichen Cachezeilen belegt sind

16 Cache-Ersetzungsstrategien (2) Least Recently Used (LRU) Es wird der Cache-Eintrag verdrängt, der am längsten nicht mehr verwendet wurde First In First Out (FIFO), auch: zyklisch Der älteste Cache-Eintrag wird verdrängt Zufall Ein zufälliger Cache-Eintrag wird verdrängt Weitere (z.b. Least Frequently Used) denkbar

17 Aufgaben Aufgabe 1 der Tutorienaufgaben ( ITEC) Gegeben seien ein direkt-abgebildeter Cache (direct-mapped), ein 2-fach satzassoziativer Cache (2-way-set-associativ) und ein vollassoziativer Cache (fullyassociativ). Die drei Cachespeicher haben jeweils eine Speicherkapazität von 64 Bytes und werden in Blöcken von je 8 Bytes geladen. Die Hauptspeicheradresse umfaßt 32 Bits. Falls notwendig, wird die,,least Resently Used -Ersetzungsstrategie LRU verwendet. Betrachten Sie die Folge der Lesezugriffe auf die folgenden, in hexadezimaler Schreibweise angegebenen Hauptspeicheradressen: $12, $8A, $9A, $6C, $34, $54, $68, $FE, $17 1. Geben Sie die Längen des Tag-Feldes und die Anzahl der erforderlichen Vergleicher für jede der drei Cache-Architekturen an. 2. Nehmen Sie an, die Caches seien zu Beginn leer. Ermitteln Sie, ob es sich beim Lesezugriff auf die jeweiligen Adressen um einen Treffer (Cache-Hit) oder keinen Treffer (Cache-Miss) handelt.

18 Aufgaben (2) Aufgabe 2 der Tutorienaufgaben ( ITEC) Gegeben seien ein direkt-abgebildeter Cache (direct mapped, Abkürzung: DM), ein 4-fach satzassoziativer Cache (4-way-set-associativ, Abkürzung: A4) und ein vollassoziativer Cache (fullyassociativ, Abkürzung: AV). Die drei Cache-Speicher haben jeweils eine Speicherkapazität von 128 Bytes und werden in Blöcken von je 16 Bytes geladen. Die Hauptspeicheradresse umfaßt 32 Bits. Falls notwendig, wird die Least Resently Used -Ersetzungsstrategie verwendet. Betrachten Sie die Folge der Lesezugriffe auf die folgenden in hexadezimaler Schreibweise angegebenen Hauptspeicheradressen: $2D, $38, $9E, $D4, $19, $29, $3E, $9D, $CA 1. Welche Bits der 32-Bit-Adresse bilden Offset, Tag und Index? Skizzieren Sie hierzu die Unterteilung der Hauptspeicheradresse für die drei Cache-Speicher. 2. Der Zustand eines Cacheblocks wird durch zwei Statusbits (Valid-Bit und Dirty-Bit) gekennzeichnet. Wieviel Speicherplatz wird insgesamt für die Realisierung des Tag-Speichers der einzelnen Cache-Speicher benötigt? 3. Nehmen Sie an, die Cache-Speicher seien zu Beginn leer. Kennzeichnen Sie für jeden Cache- Speicher, ob es sich beim Lesezugriff auf die jeweiligen Adressen um einen Cache-Miss oder einen Cache-Hit handelt. Verwenden Sie dabei - für Cache-Miss und x für Cache-Hit.

19 Aufgaben (3) Aufgabe 3 der Tutorienaufgaben ( ITEC) Gegeben seien ein direkt-abgebildeter Cache (direct mapped, Abkürzung: DM), ein 4-fach satzassoziativer Cache (4-way-set-associativ, Abkürzung: A4) und ein vollassoziativer Cache (fullyassociativ, Abkürzung: AV). Die drei Cache-Speicher haben jeweils eine Speicherkapazität von 128 Bytes und werden in Blöcken von je 8 Bytes geladen. Die Hauptspeicheradresse umfaßt 32 Bits. Falls notwendig, wird die Least Resently Used -Ersetzungsstrategie verwendet. Betrachten Sie die Folge der Lesezugriffe auf die folgenden in hexadezimaler Schreibweise angegebenen Hauptspeicheradressen: $2D, $38, $9E, $D4, $19, $29, $3E, $9D, $CA 1. Welche Bits der 32-Bit-Adresse bilden Offset, Tag und Index? Skizzieren Sie hierzu die Unterteilung der Hauptspeicheradresse für die drei Cache-Speicher. 2. Der Zustand eines Cacheblocks wird durch zwei Statusbits (Valid-Bit und Dirty-Bit) gekennzeichnet. Wieviel Speicherplatz wird insgesamt für die Realisierung des Tag-Speichers der einzelnen Cache-Speicher benötigt? 3. Nehmen Sie an, die Cache-Speicher seien zu Beginn leer. Kennzeichnen Sie für jeden Cache- Speicher, ob es sich beim Lesezugriff auf die jeweiligen Adressen um einen Cache-Miss oder einen Cache-Hit handelt. Verwenden Sie dabei - für Cache-Miss und x für Cache-Hit.

20 Aufgaben (4) Aufgabe 4 ( ) der Tutorienaufgaben ( ITEC) Gegeben sei ein direkt-abgebildeter Cache (direct mapped, Abkürzung: DM) mit einer Speicherkapazität von 128 Byte und einer Blockgröße von 16 Bytes. Als Aktualisierungsstrategie wird das Rückschreib-Verfahren (write back) verwendet. Die Hauptspeicheradresse ist 32 Bit breit. 1. Skizzieren Sie die Unterteilung der Hauptspeicheradresse. 2. Zur Verwaltung eines Cacheblocks werden zwei Statusbits verwendet: ein Valid-Bit (Abkürzung: V) und ein Dirty-Bit (Abkürzung: D ). Berechnen Sie den insgesamt erforderlichen Speicherbedarf zur Realisierung dieses Cache-Speichers. Geben Sie den Lösungsweg an.

21 Aufgaben (5) Aufgabe 4 (Fortsetzung: ) Der Zustand des Cache-Speichers sei durch die rechte Tabelle angegeben. V = 1 kennzeichnet einen gültigen Eintrag im Cache. D = 1 kennzeichnet einen Eintrag im Cache, der gegenüber seiner Originalkopie verändert wurde. Betrachten Sie die folgenden Lese- und Schreibzugriffe auf die in hexadezimaler Schreibweise angegebenen Hauptspeicheradressen: Adresse 0x44 0xA0 0xC3 0x9E 0x66 0x2D 0x6B 0x49 Zeile Dirty-Bit Valid-Bit Tag Read/Write w r w r r w r w 3. Geben Sie an, ob es sich beim Zugriff auf die jeweiligen Adressen um einen Cache-Miss oder einen Cache-Hit handelt. Verwenden Sie dabei - für Cache-Miss und x für Cache-Hit. Geben Sie an, ob der entsprechende Cacheblock in den Hauptspeicher zurückkopiert werden muss (ja) oder nicht (nein). 4. Skizzieren Sie den schematischen Aufbau des Cache-Speichers. Aus Ihrer Zeichnung sollen die Unterteilung der Hauptspeicheradresse, die Daten- und Adress-Speicher, die Statusbits, alle Vergleicher, Multiplexer/Dekoder und das Hit-Signal sowie die Breiten der Daten- und Adressleitungen deutlich sein.

22 Testklausur Die Testklausur in TI2/RO findet nächsten Donnerstag (16.07) um 14 Uhr zur Vorlesungszeit im Audimax statt Teilnahme ist nicht verpflichtend, aber sehr empfehlenswert Anmelde-Link habe ich per Mail geschickt, ist aber auch auf TI- und Tutorium-Seite verlinkt