Enterprise Computing

Transkript

1 Enterprise Computing Prof. Dr.-Ing. Wilhelm G. Spruth WS 2011/12 Teil 2 Verarbeitungsablauf

2 Systemarchitektur Multiprogrammierung Virtueller Speicher Überwacher (Supervisor) Cache

3 CPU s Hauptspeicher I/O Adapter Plattenspeicher Bestandteile eines Rechners CPU s Hauptspeicher I/O Adapter Plattenspeicher Betriebssystem Benutzerprogramme in Maschinensprache Plattenspeicher enthält a) ausführbare Programme, b) Daten

4 Direct Memory Access CPU Channel Subsystem Enterprise Storage Subsystem Plattenspeicher Hauptspeicher DMA Controller Channel Adapter Glasfaserkabel Channel Control Unit Plattenspeicher werden mittels eines Direct Memory Access (DMA) Controllers an den Hauptspeicher angeschlossen. Der DMA Controller ist wiederum mit einer Channel Adapter Card in einem I/O Cage verbunden. Die Channel Adapter Card stellt mittels eines Glasfaserkabels die Verbindung zur Elektronik einer Control Unit her. Das Glasfaserkabel wird als Channel, Ficon Channel oder Channel Path bezeichnet (die Begriffe sind weitgehend austauschbar). Ein Mainframe kann mehrere 100 Channels aufweisen. Die Distanz Recher Plattenspeicher, normalerweise 100 Meter, kann viele Kilometer betragen.

5 Adressenbus Hauptspeicher CPU DMA ack. DMA DMA Controller Platten- Speicher Datenbus DMA Steuerung Der Processor (CPU) und der DMA (Direct Memory Access) Controller greifen mit Adress-, Daten- und Steuerleitungen gleichzeitig und parallel auf den Hauptspeicher zu.

6 1-80 System z Rechner CU Control Unit HD Hard Disk GbE Gigabit Ethernet Mainframe System Konfiguration

7 1-80 CPUs CPU Hauptspeicher Comm. Channel Subsystem Subsystem 3 TByte 288 Kanäle (Channel Path), 8Gbit/s FICON Bänder, Switch Drucker System z Großsystemkonfiguration Plattenspeicher (Devices) Logische Plattenspeicher (logical Volumes) TeraByte Plattenspeicherplatz TByte Magnetbandlibrary Enterprise Storage Server Up to 288 FICON Express8 channels, Up to 96 OSA-Express3 ports Up to 48 coupling links (ISC3 oder Infiniband

8 FFFFFF FFFFFE FFFFFD Hauptspeicher gleich lange Wörter Seit Einführung der S/360 Architektur = 8 Bit = 1 Byte bei fast allen Architekturen Adressenraum (AddressSpace) : Kontinuierliche Folge von Adressen eines Speichers

9 31 (32) oder 64 Bit Adressenbus CPU Hauptspeicher Datenbus 8 Bit Anschluss des Hauptspeichers an die CPU Logische Darstellung, abweichende physische Implementierungen Bytes = 16 ExaBytes

10 64 Bit 64 Bit 32 Bit 64 Bit System z Programmiermodell Maschinenbefehle manipulieren vor allem den Inhalt der General Purpose Register OP Code Adresse Beispiel: Load Operand Register

11 Adresse FF..FF Hauptspeicher Maschinenprogramm besteht aus Maschinenbefehlen Symbolische Adressen aaa bbb ccc ddd eee f f f Operanden sind durch Hauptspeicheradresse gekennzeichnet Adresse Maschinenprogramme und Daten (Operanden) im Hauptspeicher. Dateien und Datenbanken auf Plattenspeichern.

12 Quellprogramm C++ Cobol Übersetzer Java Compiler Maschinen- Programm Linker Loader Erstellen eines neuen Programms ausführbares Programm (Maschinen- Ein Maschinenprogramm besteht aus Maschinenbefehlen Programm)

13 Systemarchitektur Multiprogrammierung Virtueller Speicher Überwacher (Supervisor) Cache

14 Adresse FF..FF Benutzer Adressraum (Problem Space, User Space, Application Space) enthält Benutzerprogramme (User Programs) Adresse Systembereich ( Supervisor Space) enthält Überwacher (Supervisor, Kernel) 10 KByte bei kleinen, > 10 Gbyte bei großen Rechnern Aufteilung des Hauptspeichers in einen System- und einen Benutzerbereich Beim Hochfahren eines Rechners wird ein Teil des Betriebssystems vom Plattenspeicherin den Hauptspeicher geladen. Diesen Teil bezeichnet man als Betriebssystem-Kern, Kernel oder Überwacher (Supervisor). z/os benutzt auch die Begriffe Nucleus oder Basic Control Program (BCP).

15 Was ist ein Prozess? Musiknoten Benutzerprogramm Konzert Prozess Ausführung eines Maschinenprogramms auf einem Computer. Bewirkt Änderung von Daten (Dateien, Datenbanken) auf dem Plattenspeicher

16 Warten auf I/O Warten auf I/O CPU Aktivität I/O Aktivität CPU Aktivität I/O Aktivität CPU Aktivität Struktur eines Anwendungsprogramms Der Zugriff auf einem Plattenspeicher benötigt etwa 10 Millisekunden. Während dieser Zeit könnte die CPU etwa 10 Millionen Maschinenbefehle ausführen. Warten auf I/O I/O Aktivität

17 Multiprogrammierung Angenommen: 1 CPU Mehrere Prozesse werden parallel verarbeitet Ineinander verschachelte Ausführung der Benutzerprogramme Status eines jeden Prozesses wird in einem als Task Control Block (TCB) bezeichneten Teil des Hauptspeichers festgehalten.

18 Multiprogrammierung Adresse FF..FF Prozess 1 Prozess 2 Prozess 3 Prozess 4 Die Benutzerprogramme mehrerer Prozesse werden abwechselnd von der CPU abgearbeitet. Aufteilung des Benutzer Adressraums in mehrere Teilbereiche (Regions), je 1 Region pro Prozess. Adresse Kernel Überwacher Basic Control Program

19 Prozess beendet laufend - running (Angemommen 3 CPUs) schedule/ dispatch I/O Start Prozess ausführbar wartend ready waiting Zustand von Prozessen Jede Linie entspricht einem Prozess, dargestellt durch seinen TCB (Task Control Block). Scheduler verwaltet Task Control Block (TCB) Warteschlange Ausführbare Prozesse verfügen über Ressourcen, besonders über Platz im Hauptspeicher (Programm Code, Daten)

20 Systemarchitektur Multiprogrammierung Virtueller Speicher Überwacher (Supervisor) Cache

21 Virtueller Speicher Die Befehlsadressen und effektiven Adressen der Operanden arbeiten bei einem modernen Rechner mit einer Illusion eines Speichers, der eine andere und einfachere Struktur hat als der reale Hauptspeicher, in dem sich die Befehle und Operanden tatsächlich befinden. Virtueller wird abgebildet auf realen Adressenraum Adressenraum Felder im virtuellen Speicher haben andere Adressen als im realen Speicher.

22 Begriffe Ein Adressenraum (Address Space) ist die lineare Folge von Adressen der Bytes ( oder anderer adressierbarer Einheiten ) eines Speichers. Ein Virtueller Adressenraum (Address Space) ist die lineare Folge von Adressen der Bytes eines virtuellen Speichers. Ein Realer Adressenraum ist die lineare Folge von Adressen der Bytes eines realen (tatsächlich existierenden) Hauptspeichers. Mittels der Adressumsetzung (Dynamic Address Translation, DAT) wird der virtuelle Adressenraum der Befehle und Operanden eines Benutzerprozesses vom realen Adressenraum des Hauptspeichers getrent. Die Adressumsetzung bewirkt die Abbildung von virtuellen Adressen auf reale Adressen. Sie erfolgt bei jedem Zugriff auf den Hauptspeicher.

23 Seiten und Rahmen Virtuelle Adressen adressieren Maschinenbefehle und Operanden im virtuellen Speicher. Reale Adressen adressieren Maschinenbefehle und Operanden im (realen) Hauptspeicher. Der virtuelle Speicher ist aus der Sicht des Programmierers ein kontinuierlicher, einfach zusammen-hängender, linearer Adressenraum. Seiten und Rahmen sind 4 KByte große Blöcke. Seiten des virtuellen Speichers werden in Rahmen des realen speichers abgebildet. Die Abbildungsvorschrift für die virtuelle (logische) in die reale (physische) Adresse ist in einer Seitentabelle enthalten.

24 Adressumsetzung Eine virtuelle bzw. reale Adresse besteht deshalb grundsätzlich aus 2 Feldern: Seitenbzw. Rahmenadresse und Byteadresse 20 oder 52 Bit 12 Bit Seiten- bzw. Rahmenadresse Byte Adresse

25 Seitenadresse Rahmenadresse Rahmen- 4 7 adresse je 8 Byte/Eintrag E Seiten- Adresse A 4 E B 3 D Seitentabelle 3 D 2 C 2 1 B 1 C 0 A je 4 KByte pro Seite/Rahmen 0 Virtueller Speicher Realer Speicher

26 Größe des virtuellen Speichers richtig wählen Seitentabellen erfordern wenige Promille der virtuellen Speichergröße an realem Hauptspeicherplatz. Zwei Promille von 2 64 Bytes = 16 Exabytes sind 32 Terabytes Prozesse mit getrennten Seitentabellen.

27 Seitentabellen Hierarchie Die Seitentabelle befindet sich (entweder teileise oder ganz) im Überwacherteil des realen Hauptspeichers. Genau genommen verwendet ein Mainframe (und auch ein x86) Rechner nicht eine einzige Seitentabelle, sondern eine 2 5 stufige Hierarchie von Seitentabellen. Im Gegensatz dazu verwendet die PowerPC Architektur nur eine einzige Seitentabelle x86 ist die Abkürzung der von Intel, AMD entwickelten Pentium kompatiblen Mikroprozessor-Architektur.

28 CPU Hauptspeicher Channel Subsystem externer Files (Programme und Daten) Seitenspeicher (Auxiliary Storage) Der virtuelle Speicher kann größer als der reale Hauptspeicher sein. In diesem Fall wird ein Teil des realen Hauptspeichers (Real Storage) auf einen als externer Seitenspeicher (auxiliary Storage) bezeichneten Plattenspeicher ausgelagert. Bei einem Windows System ist dies pagefile.sys auf der Partition C:. Bei einem Mainframe ein (oder mehrere) nur hierfür benutzter Plattenspeicher. Der externe Seitenspeicher ist hierfür in 4096 Byte große Rahmen (Slots) aufgeteilt.

29 Virtueller Speicher hat die Seiten mit den Inhalten A, B, C, D, E, F, G und H. A, E, F und H sind in Rahmen des realen Hauptspeichers (Real Storage) abgespeichert. B, C, D und G befinden sich auf dem externen Seitenspeicher (Auxiliary Storage, auch als Paging Data Sets bezeichnet).

30 Fehlseitenunterbrechung Wenn ein Benutzerprogramm auf B, C, D oder G auf dem externen Seitenspeicher (Auxiliary Storage) zugreifen will, muss eine Komponente des Überwachers, der Seitenüberwacher (Paging Supervisor), den Rahmen zuerst vom externen Seitenspeicher in den Hauptspeicher kopieren.

31 Adresse FF..FF Benutzer Adressraum (Problem Space, User Space, Application Space) enthält Benutzerprogramme (User Programs) Adresse Systembereich ( Supervisor Space) enthält Überwacher (Supervisor, Kernel) Adressenraum (Address Space). = Menge aller Hauptspeicheradressen Aufteilung in Systembereich (Systemadressraum) und Benutzerbereich (Benutzer Adressraum) Überwacherstatus - Problemstatus (Supervisor State - Problem State)

32 Multiprogrammierung Adresse FF..FF Prozess 1 Prozess 2 Prozess 3 Prozess 4 Die Benutzerprogramme mehrerer Prozesse werden abwechselnd von der CPU abgearbeitet. Aufteilung des Benutzer Adressraums in mehrere Teilbereiche (Regions), je 1 Region pro Prozess. Adresse Kernel Überwacher Basic Control Program

33 Abbildung des Virtuellen Speichers auf den realen Speicher Der Benutzer Adressenraum ist in der Regel größer als der reale Hauptspeicher. Ein Teil des Benutzerraums wirt deshalb in jedem Augenblick auf den externen Seitenspeicher ausgelagert.

34 Real Storage Zwei Seiten in getrennten virtuellen Adressräumen, aber mit identischen virtuellen Adressen, werden auf unterschiedliche reale Rahmenadressen abgebildet.

35 FF..FF FF..FF Virtueller Adressenraum Prozess A Prozess D Prozess C Prozess B Überwacher Mehrfache virtuelle Adressräume Multiple Virtual Address Spaces Der Systembereich mit dem Überwacher ist nur einmal vorhanden, ist Bestandteil aller virtuellen Adressenräume

36 Alternative Darstellung Mehrfache virtuelle Adressräume Multiple Virtual Address Spaces

37 Systemarchitektur Multiprogrammierung Virtueller Speicher Überwacher (Supervisor) Cache

38 64 Bit 64 Bit 32 Bit 64 Bit System z Programmiermodell Status Befehlsadresse Programm Status Wort (PSW) 128 Bit

39 Überwacherstatus Problemstatus Eine CPU läuft in jedem Augenblick entweser im Überwacher Status (Supervisor State) oder im Benutzer Status (User State). Der Überwacher Status bzw. Benutzer Status wird durch 1 Bit im Flag Bit Register Teil des Programm Status Wortes der Zentraleinheit definiert. Der Überwacher (Kernel) läuft im Überwacherstatus (Supervisor State, Kernel State). Benutzerprogramme laufen im Problemstatus (Problem State, User State). Auswirkungen sind: Bestimmte Privilegierte Maschinenbefehle können nur im Überwacherstatus ausgeführt werden Speicherschutz. Im Problemstatus kann nur auf einen Teil des Hauptspeichers zugegriffen werden

40 Unterbrechungen Unterbrechungen (Interruptions) sind ein zentrales Steuerelement in einem jeden Rechner. Unterbrechungen bewirken eine Änderung des Status der Zentraleinheit als Folge von Bedingungen (Ursachen), die entweder außerhalb der Zentraleinheit (CPU), oder innerhalb der Zentraleinheit auftreten. Unterbrechungen bewirken den Aufruf und die Ausführung von speziellen Programmen (Unterbrechungsroutinen) außerhalb des normalen Programmablaufs.

41 Eine Unterbrechung bewirkt: 1. Abspeichern des PSW (Programm-Status-Wort, Flag Bits und Befehlszählers) im Hauptspeicher. 2. Laden des Befehlszählers mit der Anfangsadresse einer Unterbrechungsroutine (Interrupt Handler). 3. Status-Initialisierung im PSW (z.b. Überwacherstatus setzen). 4. In der Regel: Abspeichern der Mehrzweckregister, evtl. auch Steuerregister, Gleitkommaregister durch die Unterbrechungsroutine. Typischerweise enthält ein Feld im Hauptspeicher zusätzliche Informationen über die Ursache der Unterbrechung.

42 LPSW (Load Programm Status Wort) Unterbrechungsverarbeitung

43 Benutzer Schnittstelle Subsysteme Benutzer Prozesse Job Entry Subsystem JES Sicherheits Subsysten Kommando Interpreter TSO Betriebssystem Schnittstelle Überwacher Hardware Schnittstelle Hardware Schichtenmodell der Rechnerarchitektur

44 Benutzerprozesse Kernel Überwacher Supervisor Hardware System-Aufruf (System Call) (Hardware) Architektur Der Überwacher kann nur über Unterbrechungen aufgerufen werden. Er läuft im Überwacherstatus. System - Aufrufe (System Calls, SVC) sind die einzige Möglichkeit für Benutzerprozesse, mit dem Überwacher zu kommunizieren Betriebssystem = Überwacher + Subsysteme Subsysteme können (müssen aber nicht) permanent Platz im Hauptspeicher belegen. Die Hardware reagiert auf die Eingabe von Maschinenbefehlen und Unterbrechungen.

45 Supervisor Der Supervisor besteht aus : 1. Datenbereichen (Control Blocks) 2. Programmteilen, welche Controlblock Daten manipulieren In der Regel nicht strukturiert (Tanenbaum : The Big Mess). Der Überwacher enthält Funktionen die von vielen Prozessen gemeinsam genutzt werden. Häufig verbringt ein Prozess sind 50 % der Ausführungszeit (Pfadlänge) mit der Ausführung von Überwacherfunktionen (läuft 50 % der Zeit im Überwacherstatus).

46 z/os System Call Routine SVC Systemaufruf (System Call) System Call, Supervispr Call, SVC

47 Hardware Extern I/O Programm System- Fehler Aufruf Call (SVC) Unterbrechungssteuerung Virtuelle Input/ Prozess File Zeitgeber Speicher- Output Verwaltung System Debug, Verwaltung Steuerung andere Zeitscheiben - Scheduler nächster Prozess Struktur des Überwachers

48 Der Aufruf des Überwachers (Supervisor, Kernel) erfolgt grundsätzlich über Unterbrechungen. Je nach Art der Unterbrechung werden unterschiedliche Komponenten des Überwachers aufgerufen. Ein System Call ist eine Routine, die u.a. den SVC Maschinenbefehl enthält. Der Scheduler (Zeitscheibensteuerung) sucht den nächsten auszuführenden Prozess aus.

49 Prozess beendet laufend - running (Angemommen 3 CPUs) schedule/ dispatch I/O Start Prozess ausführbar wartend ready waiting Zustand von Prozessen Jede Linie entspricht einem Prozess, dargestellt durch seinen TCB (Prozessleitblock).

50 Systemarchitektur Multiprogrammierung Virtueller Speicher Überwacher (Supervisor) Cache

51 SRAM 1 Mbit/CPU Core SDRAM 786 Mbit/Chip DRAM 4 Gbit/Chip Halbleiter Speicher Chips Kleine Speicher (Schnellspeicher) haben eine schnelle Zugriffszeit, brauchen viel Platz pro Bit und haben hohe Kosten pro Bit. Große Speicher haben eine längere Zugriffszeit, brauchen wenig Platz pro Bit und haben niedrige Kosten pro Bit.

52 Datenbus 4, 8, 16 Bytes Datenbus 4, 8, 16 Bytes Hauptspeicher Cache CPU Cache Speicher Hauptspeicher Zugriffszeiten sind zu langsam, um mit der heute möglichen Verarbeitungsgeschwindigkeit einer CPU mithalten zu können. Deswegen schaltet man zwischen Hauptspeicher und CPU einen Cache Speicher. Der Cache Speicher verwendet eine SRAM (Static Random Access Memory) Technologie. Das speichernde Element ist dabei ein FlipFlop. Es existieren viele unterschiedliche SRAM Technologien, mit unterschiedlichen Zugriffszeiten, Speicherdichten und Kosten. Während mit DRAMs aufgebaute Hauptspeicher eine Zugriffszeit in der Gegend von 100 ns aufweisen, haben mit SRAMs aufgebaute Cache Speicher Zugriffszeiten zwischen 100 ps und 10 ns.

53 Cache Line, z.b. 64 Bytes Struktur des Cache Speichers Cache Hauptspeicher CPU Der Cache enthält in jedem Augenblick nur die Kopie einer Untermenge der Daten im Hauptspeicher. Diese Untermenge wird ständig ausgewechselt. Hierzu werden Hauptspeicher und Cache Speicher in Blöcke mit einer identischen Größe aufgeteilt. Diese Blöcke werden als Cachelines bezeichnet. Die Größe der Cachelines ist implementierungs-abhängig. Bei den z10 und z196 Mainframes sind es 256 Bytes, bei anderen Rechnern häufig weniger.

54 Hauptspeicher L2 Cache L1 Cache Second Level Cache Es existieren zahlreiche SRAM Technologien um Caches zu implementieren. Bei einer Cache Hierarchie wird ein Level 1 Cache (L1) mit besonders schnellen, aber teuren und platzaufwendigen SRAM Speicherzellen implementiert. Ein Level 2 Cache (L2) verwendet langsamere aber dafür kostengünstigere SRAM Zellen. CPU

55 Hauptspeicher Hauptspeicher L4 L3 L3 L2 L2 L1 L1 z10 Mainframe CPU CPU z196 Mainframe Mainframe Cache Hierarchien Heutige Mainframes haben eine drei- oder vier-stufige Cache Hierarchie.