Mikroprozessoren Grundlagen AVR-Controller Input / Output (I/O) Interrupt Mathematische Operationen
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- Martin Schulze
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1 Mikroprozessoren Grundlagen Aufbau, Blockschaltbild Grundlegende Datentypen AVR-Controller Anatomie Befehlssatz Assembler Speicherzugriff Adressierungsarten Kontrollstrukturen Stack Input / Output (I/O) Parallel I/O Seriell I/O Timer Zusammenfassung I/O Interrupt Mathematische Operationen
2 Erster Mikroprozessor Bit Mikroprozessor Intel 4004 (1971)
3 Personal Computer (PC)
4
5 Single Chip Microcontroller
6
7 Labor Hardware
8 Mikrorechner (Z80) RAM ROM CPU Takt IO-Port
9 Mikroprozessor von Neumann Architektur µp ROM RAM I/O
10 Programm Bus Mikroprozessor Harvard Architektur µp ROM RAM I/O Daten Bus
11 Mikrocontroller Single Chip Computer µp RAM ROM I/O Quarz + - Batterie
12 Daten und Adreßbus µp RAM ROM I/O Adress- Daten- Steuerbus
13 Busleitung H H H 1/2 1/2 L (Gnd) L
14 Busverbindungen
15 Anschluss von Bausteinen an den Datenbit Dn vom/in Register Systembus S Dn Datenbus: n. Datenleitung E RD Teil vom Steuerbus 1 WR RAM Dn I/O Dn CPU 1 0 Steuerwerk CPU liest: RD=0 CPU schreibt: WR=0 Dn sind Tri-State-Anschlüsse CS 0 RD WR S E Datenbit Dn vom/in Speicher CS 1 RD WR S E Datenbit Dn von/in Port
16 Tri-State Busanschluss CS 1 0 Pin hochohmig D n jedes Daten-Pin kann drei Zustände einnehmen High ( D n = 1) Low ( D n = 0) hochohmig Datentransfer-Richtung kann eingestellt werden (hier mit RD = 0 oder WR = 0 ) nur eine Komponente wird von der CPU freigeschaltet (hier mit Chip-Select ) CS = 0 die Daten-Pins aller anderen Komponenten sind hochohmig
17 Bus Signal H L Tristate Buffer Hochohmig Signal OK
18 Speicher RAM = Random Access Memory Der Speicher kann beliebig oft in beliebiger Reihenfolge gelesen und geschrieben werden. ROM = Read Only Memory Speicher kann im normalen Betrieb nur gelesen werden EEPROM = Electrically Erasable PROM Nur-Lese Speicher der elektrisch gelöscht werden kann. FLASH ROM Speicher kann blockweise (z.b 64 kbyte) gelöscht und wortweise geschrieben werden. Die Anzahl der Löschvorgänge ist begrenzt ( ) NOR FLASH verhält sich beim Lesen wie RAM und ist daher für Programmspeicher geeignet NAND FLASH kann nur blockweise (z.b. 512 Byte) gelesen werden. Beispiele: USB Stick, Speicherkarten.
19 RAM Zelle ( Flipflop ) Quelle: Wikipedia.org
20 Prinzip Speicher-Matrix A3 A2 1 aus 4 Multiplexer y3 y2 y1 y0 x x x x D0 0 D1 1 D2 0 D3 0 1 aus 4 Multiplexer A1 1 0 A0
21 Typische Anschlussbelegung von Speicherbausteinen Steuerleitungen Adressen A7...A0 R/W * CS Speicher (1kBit) Daten D3...D0 Speicherkapazität Wortbreite [Bit] * 1 für Read, 0 für Write
22 Quelle: Wikipedia.org FLASH Zelle
23 Fowler-Nordheim Tunneling FLASH Zelle (1 Bit NOR) Erase = 0V
24 NAND FLASH
25
26 Design-Kriterien für Prozessoren Architektur Anzahl der Gatter Taktfrequenz Anzahl Arbeitsschritte pro Takt Parallelisierung Integrierte I/O und Speicher-Ansteuerung Integrierter Speicher
27 CISC-Architektur Complex Instruction Set Computing Maschinenbefehle werden in mehreren Schritten abgearbeitet (Mikroprogramm) und benötigen deshalb meist mehrere Takte verschiedene Befehle greifen auf den Zentralspeicher zu Befehle benötigen unterschiedlich viel Speicherplatz Vor- und Nachteile + flexibel neue Befehle sind leicht auf die CPU zu bringen, da durch Software realisiert (Mikroprogramm) + Fehlerbeseitigung einfach Design-Fehler-Behebung durch Einspielen neuer Mikroprogramme Aufwand Dekodierung der Befehle benötigt aufwändige Hardware (bis zu 70% der Chip-Fläche einer CPU) Geschwindigkeit CPUs wurden gegenüber RAM und Bussystem immer langsamer je komplexer der Befehlssatz ist
28 RISC-Architektur Reduced Instruction Set Computing wenige, einfache Maschinenbefehle werden direkt durch Hardware abgearbeitet und benötigen (meist) nur 1 Takt nur mit zwei Befehlen kann auf den Zentralspeicher zugegriffen werden (Load/Store-Architektur) großer Registersatz Befehle benötigen alle gleich viel Speicherplatz und haben ähnliches Format (regelmäßiger Befehlssatz) Vor-/Nachteile: + hohe Geschwindigkeit wenig langsame RAM/ROM-Zugriffe, alle Operationen arbeiten nur mit Registern, direkte Hardware-Realisierung der Befehle, schnelle Befehlsdekodierung vergrößerter Programmieraufwand (Assembler-Ebene) und Speicherverbrauch komplexe Befehle müssen durch Programmierer realisiert werden (z.b. Division), einheitliches Befehlsformat vergrößert Speicherbedarf
29 Prozessorfamilien Gleiche oder sehr ähnliche CPU CPU Kompatibilität oder Upgrade path Unterschiedliche Taktfrequenzen Unterschiedliche Speicherausstattung Anderer Peripherie Mix
30 ARM div. Prozessorfamilien (unvollständig) X86 INTEL, AMD,div. C166 Infineon AVR ATMEL MSP430 TI TMS320 TI HC05/08/11/12/16 Freescale 68000/COLDFIRE Freescale 8051 INTEL, div. V850 NEC
31 Parallelisierung Parallelität auf Instruktionsebene IF: Instruction Fetch ID: Instr. Decode EX: Exec/Addr. Calc. MEM: Memory read WB: Write back
32 SoC System-on-a-Chip
33 Spezialprozessoren Mikroprogrammierung FPU: Floating Point Units DSP: Digital Signal Processor GP: Graphics Processoe (-Engine)... beliebiges
34 DSP: Digital Signal Processor CPUs, die speziell an Anforderungen der Verarbeitung digitalisierter Signale (z.b. Audio-, Video-, Sensor-Signale) angepasst, z.b.: Datenaustausch zwischen digitaler und analoger Welt hohe Rechengeschwindigkeit Beispiele: integrierte AD- und DA-Wandler spezielle Befehle für Rechenoperationen, die häufig angewendet werden Realisierung von Filtern erfordert Multiplikation mit anschließender Addition zum vorhergehenden Ergebnis -> MAC-Befehl (in Hardware) Multiply-Accumulate RISC-Prozessoren mit modifizierter Harward-Architektur mit einem Programm- und zwei Datenspeichern, um Befehl und zwei Operanden parallel aus RAM laden zu können
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