Name: DT2 Klausur

Transkript

1 Name: Punkte: Note: Hinweise für das Lösen der Aufgaben: Zeit: 60 min. Name nicht vergessen! Geben Sie alle Blätter ab. Erlaubte Hilfsmittel sind Taschenrechner und Zusammenfassungen. Nicht erlaubt ist die Nutzung fremder Hilfsmittel, sowie die gemeinsame Nutzung von Hilfsmitteln. Der Lösungsweg muss klar ersichtlich und eindeutig nachvollziehbar sein. Eine gut dokumentierte Lösung erlaubt es, auch Teilschritte zu bewerten. Jede Aufgabe hat einen Bewertungsrahmen, für den Sie in Klammern[] die maximal erreichbare Punktzahl ersehen. Wo nicht anders erwähnt, lässt sich jede Teilaufgabe unabhängig lösen. Bitte achten Sie auf eine saubere Form. Nicht leserliches kann nicht bewertet werden

2 Aufgabe 1 Analyse eines Zeitverlaufsdiagrammes [5+5+2 = 12 Punkte]. Das Zeitverlaufsdiagram und die Entity der Entwurfseinheit clock_teiler sind gegeben. ENTITY clock_teiler IS GENERIC (width: positive ; overflow: natural ); PORT( clk,reset: IN std_logic; pulse: OUT std_logic; clkdiv: OUT std_logic ); END clock_teiler; a) Vervollständigen Sie das RTL-Diagramm (mit allen Signalnamen) für clock_teiler. Benutzen Sie Signalnamen gemäss der Deklaration unten. [5] signal count: unsigned(width-1 downto 0); signal next_count: unsigned(width-1 downto 0); signal next_pulse: std_logic; signal next_clkdiv: std_logic; - 2 -

3 b) Beschreiben sie die Funktionalität von clock_teiler mit Worten. [2] Lösung: The block clock-teiler divides the input clock signal by a fixed factor (here equals 12, but probably fixed with the generic parameter overflow) and generates two output signals (buffered by output flip-flops): - pulse: is an impulse with a width of one clk cycle - clkdiv: is a 50% duty cycle signal with period 12 times larger as clock. c) Die Instanziierung des Blockes clock_teiler in der Testbench ist unten gegeben. Beschreiben Sie in VHDL den Prozess, der die Signale next_pulse und next_clkdiv berechnet. [5] CONSTANT t_width : positive := 4; CONSTANT t_overflow : natural := 11; -- Device under Test dut: clock_teiler GENERIC MAP( width => t_width, overflow => t_overflow) PORT MAP( clk => t_clk, reset => t_reset, pulse => t_pulse, clkdiv => t_clkdiv); - 3 -

4 Lösung: PROCESS FOR COMBINATORIAL LOGIC OF PULSE & CLKDIV logik : PROCESS(count) BEGIN -- Calculate pulse (width: single clk-cycle) IF (count >= to_unsigned(overflow,width)) THEN next_pulse <= '1'; ELSE next_pulse <= '0'; END IF; -- Calculate clkdiv (width: half count-cycle, 50% duty cycle) IF (count >= to_unsigned((overflow+1)/2,width)) THEN next_clkdiv <= '0'; ELSE next_clkdiv <= '1' ; END IF; END PROCESS logik; - 4 -

5 Aufgabe 2 Testbench Code analysieren [6+6=12 Punkte] Ein Flankendetektor Block mit einem seriellen Eingang flin und zwei Ausgängen steig und fall wird mit einer Testbench getestet. Der Schaltplan des Blockes ist unten gegeben. flankendetektor steig fall flin D Q D Q clock R R reset (a) Vervollständigen sie den Testbench Prozess stimuli_n_check, um die beschriebenen Szenarien zu testen: (Lösung in rot,) [6] -- Process to generate stimuli and check outputs stimuli_n_check: process begin -- TEST 0 : reset is high, outputs steig and fall should be 0 t_rst <= '1'; t_flin <= '1'; ASSERT (t_steig = '0') REPORT "TEST 0a: expected t_steig = 0" SEVERITY note; ASSERT (t_fall = '0') REPORT "TEST 0b: expected t_fall = 0" SEVERITY note; -- TEST 1 : reset still high, flin changes to 0 but steig and fall should stay 0 t_rst <= '1'; t_flin <= '0'; ASSERT (t_steig = '0') REPORT "TEST 1a: expected t_steig = 0" SEVERITY note; ASSERT (t_fall = '0') REPORT "TEST 1b: expected t_fall = 0" SEVERITY note; -- disactivate reset before going to next test t_rst <= '0'; -- TEST 2 : flin change to 1, steig should be 1 and fall 0 t_flin <= '1'; ASSERT (t_steig = '1') REPORT "TEST 2a: expected t_steig = 1" SEVERITY note; ASSERT (t_fall = '0') REPORT "TEST 2b: expected t_fall = 0" SEVERITY note; -- TEST 3 : flin stays at 1, both steig and fall should be 0 t_flin <= '1'; ASSERT (t_steig = '0') REPORT "TEST 3a: expected t_steig = 0" SEVERITY note; ASSERT (t fall = '0') REPORT "TEST 3b: expected t fall = 0" SEVERITY note; - 5 -

6 -- TEST 4 : flin change to 0, steig should be 0 and fall 1 t_flin <= '0'; ASSERT (t_steig = '0') REPORT "TEST 4a: expected t_steig = 0" SEVERITY note; ASSERT (t_fall = '1') REPORT "TEST 4b: expected t_fall = 1" SEVERITY note; -- TEST 5 : flin stays at 0, both steig and fall should be 0 t_flin <= '0'; ASSERT (t_steig = '0') REPORT "TEST 5a: expected t_steig = 0" SEVERITY note; ASSERT (t_fall = '0') REPORT "TEST 5b: expected t_fall = 0" SEVERITY note; -- STOP SIMULATION WHEN ALL TESTS PASSED assert false report " --- ALL TESTS PASSED ---" severity failure; b) Vervollständigen Sie das Zeitverlaufsdiagramm für den Fall, dass die Simulation mit der folgenden Nachricht stoppt: # ** Failure: --- ALL TESTS PASSED --- [6] - 6 -

7 Aufgabe 4: [ = 10 Punkte] Beantworten sie folgende Fragen zu unten gezeigtem Toplevel: a) Welche Components muss man im Top Level deklarieren? [1] Speicher,Edge, Tick_generator, FSM, b) Benennen Sie die notwendigen Instanziierungen mit sinnvollen Namen [1] u_edge, u_speicher, u_tick_generator, u_fsm c) Benennen Sie die Eingänge des Top Level. [1] din, clk d) Benennen Sie die Ausgänge des Top Level. [1] dout e) Benennen Sie die Signale, die im Top Level deklariert werden müssen. [1] edge, tick, enable0, enable1, enable2, enable3, valid f) Beschreiben sie die Prozesse der Entity Speicher : [5] (Beschreibung von 1 Bit und zugehörigem Speicher genügt) Speicher_comb: PROCESS(enable0, din, dout) If enable0 = 1 THEN dout_next(0) <= din(0); ELSE Dout_next(0) <= dout(0); END IF; END PROCESS speicher_comb; Speicher_clk: PROCESS(clk) If clk event AND clk= 1 THEN Dout <= dout_next; END IF; END PROCESS speicher_clk; - 7 -

8 Aufgabe 5: Das folgende RTL Diagramm zeigt den Aufbau des Tick Generators aus Aufgabe 4. Der Zähler soll sich wie im Zeitverlaufsdiagramm verhalten. Immer beim Nulldurchgang des Zählers, wird ein Tick von der Breite eines CLK Pulses erzeugt. Beschreiben Sie in VHDL nur den Process tick_comb: Tick_comb: PROCESS (count, valid, edge) IF edge = 1 THEN count_next <= 3; ELSIF count = 0 THEN count_next <= 2; ELSIF valid = 0 THEN count_next <= count - 1; ELSE count_next <= count; END IF; END PROCESS tick_comb; - 8 -

9 Aufgabe 6: 12 Punkte Für den Toplevel von Aufgabe 4 soll die FSM entworfen werden, die das Abspeichern des seriellen Bitstroms in die Entity Speicher steuert. Der Inhalt des Datenstromes, bestehend aus 4-Bits, soll in 4 Flip-Flops (FF0 - FF3) abgespeichert werden (siehe Speicher in Aufgabe 4). Ein Bitstrom beginnt mit der steigenden Flanke von din. Der Tick Generator generiert das Signal tick genau dann, wenn ein gültiges serielles Datenbit an din anliegt. Signal tick dauert genau eine Taktperiode. Die FSM erzeugt die 4 Signale (enable0-enable3), die am Speicher angeschlossen sind. Ist eines der enable Signale aktiv, so wird din an der nächsten Taktflanke in das entsprechende Flip-Flop abgespeichert. Das Signal Valid wird aktiv, sobald das letzte Bit des Nibbles im Speicher eingetragen ist und bleibt bis zur steigenden Flanke des nächsten Datenstromes aktiv. Hinweis: Die Ausgänge enable0-enable3 müssen im Zustandsdiagramm (Bubblediagramm) nicht gezeigt werden. a) Zeichnen Sie das Zustandsdiagramm (Bubblediagramm) mit Übergangsbedingungen und Zustandscodierung der FSMl. [6] - 9 -

10 tick = 0 edge = 0 tick = 1 AND edge = 0 tick = 0 edge = 1 sd0 100 sd1 011 valid <= 1 edge = 1 idle 000 edge = 1 edge = 1 tick = 1 AND edge = 0 sd3 001 tick = 0 tick = 1 AND edge = 0 tick = 1 AND edge = 0 sd2 010 tick = 0 b) Zeichnen Sie das RTL Diagramm Ihrer FSM; es müssen alle Signale und die Anzahl der FF ersichtlich sein. [4] c) Zeichnen Sie im Zeitverlaufsdiagramm oben die Zustände Ihrer FSM und die Signale enable0-enable3 ein. [2]