Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik Universität Rostock.
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- Bernd Eugen Kaufer
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1 Seite 1
2 Optimierung der Verbindungsstrukturen in Digitalen Neuronalen Netzwerken Workshop on Biologically Inspired Methods on Modelling and Design of Circuits and Systems in Ilmenau, Germany M.Haase, A.Wassatsch, D.Timmermann Seite 2
3 Gliederung Motivation Bestehende Implementierungen Serielle Algorithmen / Digit-Online Arithmetik Implementierung eines Neuronalen Netzes Zusammenfassung Seite 3
4 Motivation Bitbreite n Fläche = f(n)!!! Ansatz: serielle Algorithmen Seite 4
5 Bestehende Implementierungen Analog Digital-Parallel Vorteil: am dichtesten am biologischen Vorbild Geschwindigkeit Nachteil: Probleme bei der Stabilität der Gewichte (Drift), Speicherung nicht-lineare Multiplizierer Toleranzen der Bauelemente A/D, D/A Wandler für µc- Steuerung Vorteil: einfache Rechnersteuerung Gewichtsspeicherung Nachteil: Verbindungen ~ Bitbreite parallele Algorithmen iterative Ausführung hoher Flächenbedarf Seite 5
6 Parallele Datenverarbeitung Klassische mathematische Algorithmen der Datentechnik verarbeiten Daten parallel Vorteil: relativ geringe Latenzzeit Voraussetzung: Unabhängigkeit der Teilaufgaben Seite 6
7 Serielle Datenverarbeitung zeitlich versetzte Abarbeitung von nahezu identischen Teilaufgaben führt zu einer gemeinsamen Nutzung von Schaltungsstrukturen kürzere Latenzzeit durch effiziente Verkettung von Grundoperationen zu einer komplexen Funktion geringere Chipfläche als parallele Operationen Voraussetzung: Redundante Zahlen Seite 7
8 Serielle Darstellung Last Significant Digit first Addition Multiplikation Most Significant Digit first Wurzel Division Signed Digit Darstellung Wert SD MSD MSD -1 X Addition Seite 8
9 Serielle Darstellung Last Significant Digit first Addition Multiplikation Most Significant Digit first Wurzel Division MSD MSD Addition Seite 9
10 Serielle Darstellung Last Significant Digit first Addition Multiplikation Most Significant Digit first Wurzel Division MSD MSD Addition Seite 10
11 Serielle Darstellung Last Significant Digit first Addition Multiplikation Most Significant Digit first Wurzel Division MSD OV MSD Addition Seite 11
12 Serielle Darstellung Last Significant Digit first Addition Multiplikation Most Significant Digit first Wurzel Division MSD OV Addition Seite 12
13 Serielle Darstellung Last Significant Digit first Addition Multiplikation Most Significant Digit first Wurzel Division MSD OV Addition Seite 13
14 Serielle Darstellung Last Significant Digit first Addition Multiplikation Most Significant Digit first Wurzel Division MSD OV Addition Seite 14
15 Serielle Darstellung Last Significant Digit first Addition Multiplikation Most Significant Digit first Wurzel Division MSD OV Addition Seite 15
16 Kaskadierung von /MSD Operationen Seite 16
17 Kaskadierung von MSD Operationen Seite 17
18 Bewertung Vorteil minimaler Kommunikationsaufwand unabhängig von der Bitbreite der Daten geringer Schaltungsaufwand durch Kaskadierung kürzere Latenzzeit möglich Nachteil Synchronisierung der seriellen Datenströme SYN MSD OV SYN Seite 18
19 Implementierung Lösung des klassischen XOR Problems Feed-Forward Architektur 2 Eingangs-, 2 Hidden-, 1 Ausgangsneuron Backpropagation Lernverfahren mittels serieller Algorithmen Seite 19
20 Neuron Digit-Online Realisierung Seite 20
21 Neuron Addierer Baum Struktur Seite 21
22 Neuron Ausgangsfunktion Bestimmung des optimalen Anstieges der Näherungsfunktion mytanh(x) Vergleich von tanh(x) und mytanh(x) Fehler tanh(x) mytanh(x) Anstieg f '(tanh( x)) = 1 tanh 2 ( x) Seite 22
23 Backpropagation (1) Seite 23
24 Backpropagation (2) Berechnung der Gewichtsupdates Seite 24
25 Backpropagation (3) Akkumulation der Gewichtsupdates Seite 25
26 Lernverhalten Simulation (1) 1.8 Learning error error Vergleich zwischen tanh(x) und mytanh(x) XOR-Problem iteration tanh(x) mytanh(x) Seite 26
27 Lernverhalten Simulation (2) Ergebnis nach erfolgreichem Lernzyklus (XOR) Seite 27
28 Aufbau des Neuro-Prozessors Steuerwerk Externer Speicher P/S Neuronales Netz S/P Lernverfahren 1. Teil Gewichtsspeicher Lernverfahren 2. Teil Seite 28
29 Leistungsdaten des XOR-Beispiels 8 Bit Genauigkeit für Daten und Gewichte 3 Neuronen ( 2 hidden, 1 output) XILINX Virtex 1000: 64MHz Taktfrequenz 16 Takte je Muster in der Arbeitsphase, 38 Takte Latenzzeit 4 Mill. Muster je Sek µs je Muster 24MCPS 80 Takte je Muster in der Lernphase 0.8 Mill. Lernmuster je Sek µs je Lernmuster 7.2MCUPS Seite 29
30 Entwicklungsumgebung MATLAB Simulationsmodell generische VHDL Beschreibung des Prozessors Software-Simulationsumgebung SYNOPSYS Beschleunigung durch Aptix Emulationssystem APTIX MVP3 Hardware-Emulationssystem 4 XILINX Virtex 1000 Logic-Analyser integriert Seite 30
31 Zusammenfassung Minimierung der Kommunikationsstrukturen in Neuronalen Netzen Kaskadierung von MSD Operationen ermöglicht eine Verkürzung der Latenzzeit frei konfigurierbarer VHDL Core des Neuro- Prozessors mit On-Chip Lernverfahren Seite 31
Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik Universität Rostock.
Seite 1 Implementierung Neuronaler Netze mittels Digit-Online Algorithmen Vortrag im Rahmen des 10. Symposium Maritime Elektronik 2001 M.Haase, A.Wassatsch, D.Timmermann Seite 2 Gliederung Was sind Neuronale
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