Eingebettete Systeme Modellierung und Zielarchitekturen

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1 Eingebettete Systeme Modellierung und Zielarchitekturen Vorlesungsbegleitende nterlagen WS 003/004 Teil laus Waldschmidt Analog/DigitalWandler Seite Eine A/Dmsetzung erfolgt in mehreren Schritten: Schritt. Bandbegrenzung. Abtastung 3. Quantisierung 4. Codierung Signalklasse zeitkontinuierlich, wertekontinuierlich zeitdiskret, wertekontinuierlich zeitdiskret, wertediskret zeitdiskret, wertediskret Σ Modulatoren beschäftigen sich mit der Optimierung der Schritte und 3. Seite

2 Digitalwort Eingang ef 0 0 LSB E ADC nbitwort FS Störspannung t Seite 3 Analog/DigitalWandler Ein Analog/DigitalWandler setzt eine analoge Eingangsgröße in ein digitales Ausgangssignal um. Es gibt an, wie oft eine Quantisierungseinheit in der analogen Eingangsgröße enthalten ist. Dieser Vorgang entspricht einer Division der Eingangsspannung durch ein LSB. Diese Division wird jedoch bei der Wandlung nicht durchgeführt. Der Quotient wird meist durch Vergleichs oder Zähloperationen bestimmt. D = x LSB = x EF n Seite 4

3 Digitalwert Ausgang 0 0 Digitalwert ADC DAC V FS LSB Seite 5 Einteilung der Analog/DigitalWandler Parallele A/DWandler FlashWandler ParallelSerieller A/DWandler Serielle A/DWandler ohne D/AWandler in der ückführung mit D/AWandler in der ückführung Zählverfahren Wägeverfahren Indirekte A/DWandler Einampen Verfahren Zweiampen Verfahren DeltaSigma A/DWandler Seite 6 3

4 Paralleler Analog/DigitalWandler FlashWandler Bei parallelen A/DWandlern erfolgt die Wandlung in einem Schritt. Hierzu werden bei einem nbitwandler n omparatoren, an die gleichzeitig das analoge Signal angelegt wird, benötigt. Diese vergleichen das Eingangssignal mit entsprechenden binär gestuften eferenzspannungen. Die omparatoren, bei denen der Wert ihr zugeordneten Bruchteils der eferenzspannung kleiner ist als die Messspannung x, wechseln ihr digitales Ausgangssignal von 0 nach. Die Ausgänge der omparatoren werden anschließend über eine Codierlogik in den entsprechenden Code umgesetzt. Eine schwankende Eingangsspannung x führt dazu, dass sich die omparatorzustände entsprechend ändern. Am Ausgang des Wandlers können somit vorübergehend falsche Werte anliegen. Dies wird verhindert, wenn entweder die Eingangsspannung mittels AbtastHaltegleid analog gespeichert wird oder die omparatorzustände digital gespeichert werden. Seite 7 Paralleler Analog/DigitalWandler = EF / x... Codier Logik..... d d d n Vorteil: Schnellstes Wandlungsprinzip MB ( Taktschritt) > 300 s Nachteil: Aufgrund der hohen Anzahl der omparatoren ( n ) ist die Wortbreite auf Bit begrenzt. / Seite 4

5 ParallelSerieller Analog/DigitalWandler (Half FlashWandler) In einem ersten Wandlungszyklus werden die höherwertigen Bits d,..., d n ermittelt und gespeichert. Mit dem Ergebnis des ersten Wandlungsschrittes wird ein D/AWandler angesteuert, dessen analoger Ausgangswert zusammen mit der unbekannten Messgröße x auf einen Differenzverstärker geführt wird. Aus der Differenzspannung x wird schließlich in einer zweiten Wandlungsphase die Wertigkeit der niedrigeren Bits d,..., d bestimmt. n n Die Geschwindigkeit ist zwar gegenüber den parallelen A/DWandlern niedriger, jedoch kann die Anzahl der omparatoren n n * ( von auf ) vermindert werden. Aufgrund des Wandlerprinzips wird auch hier ein analoger Speicher (Sample & Hold Schaltung) für die Eingangsspannung benötigt. Seite 9 ParallelSerieller Analog/DigitalWandler = EF / x d... Codier Logik..... d n n n n Seite 0.. Codierlogik..... d d d n n n 5

6 Serieller Analog/DigitalWandler In der ersten Wandlerstufe wird die Messspannung x durch einen omparator mit verglichen. EF Ist x größer als EF wechselt der omparatorausgang. Das MSB wird und schaltet den Schalter S von der Masse an die halbe eferenzspannung. Der Verstärker subtrahiert dann von x die halbe eferenzspannung und multipliziert den estwert mit dem Faktor. Am Ausgang der ersten Verstärkerstufe liegt danach die Spannung EF X < Mit wäre bei MSB=0 lediglich eine Multiplikation mit dem Faktor erfolgt. Die nächsten Stellen des Digitalwortes werden mit den nachfolgenden Stufen in der bereits beschriebenen Weise ermittelt. Die Multiplikation der estspannung mit dem Faktor bietet den Vorteil, dass alle Stufen mit Verstärker und omparator vollkommen identisch aufgebaut sein können. = X d EF Seite Serieller Analog/DigitalWandler Das analoge Signal x wird über in eihe geschaltete Differenzverstärker, die jeweils einen Verstärkungsfaktor von v = aufweisen, geführt. Mit jeder Differenzstufe wird nach einer Abfrage der analog Anteil des entsprechenden Bits subtrahiert und der est verstärkt. Die Ausgangsspannung der (i)ten Verstärkerstufe errechnet sich aus i = i di EF x V= V= 3 Differenzverstärker Differenzverstärker S S EF d d Seite 6

7 Serieller Analog/DigitalWandler Vorteil Hohe msetzgeschwindigkeiten Nachteil Die maximal mögliche Auflösung des Wandlers hängt im wesentlichen von der Güte der ersten Verstärker ab, weil durch die fortlaufende Verstärkung der estspannung die Nullpunktfehler der Differenzstufen mitverstärkt werden. Seite 3 Analog/DigitalWandler mit Digital/AnalogWandler in der ückführung Bei den A/DWandlern mit D/AWandlern in der ückführung wird mit dem D/AWandler eine Vergleichsspannung V erzeugt, die durch einen omparator mit der Messspannung X verglichen wird. X Steuerlogik EF V A D D Seite 4 7

8 Analog/DigitalWandler mit sukzessiver Approximation Wägeverfahren Analog/DigitalWandler mit sukzessiver Approximation sind mit Auflösungen von bis 6 Bit weit verbreitet, da sie einen ompromiss zwischen Aufwand und Geschwindigkeit darstellen. Bei diesen Wandlern wird durch einen Algorithmus die Anzahl der Zähltakte vermindert. Typische Merkmale der Anordnung Geschlossener egelkreis mit einem D/AWandler in der ückführung Erzeugen des Digitalwertes durch eine eihe aufeinander folgender Vergleichsschritte (seriell). Pro Zeittakt wird ein Spannungswert verglichen (digit at a time). Zur msetzung eines nbit Wortes werden n Takte (Vergleichsschritte) und n seriell erzeugte Vergleichsnormale benötigt. Seite 5 Analog/DigitalWandler mit sukzessiver Approximation Wägeverfahren Mechanisches Beispiel der Balkenwaage Mit den binär gewichteten Vergleichsgewichten wird das unbekannte Gewicht X mit der geringsten Anzahl von Wägeschritten bis auf einen Fehler < bestimmt. Vergleichsgewichte X 4 Vorteil: Es müssen nur n Vergleiche durchgeführt werden. Seite 6

9 Analog/DigitalWandler mit sukzessiver Approximation Wägeverfahren Bei der sukzessiven Approximation arbeitet die Programmsteuerung nach dem Algorithmus. = X EF di n i= i mit wobei = X V > 0 di = 0 d = 0 i X Programmsteuerung EF V A D d d d Seite 7 Analog/DigitalWandler mit sukzessiver Approximation Wägeverfahren In der elektrischen ealisierung startet die Programmsteuerung mit einer Ausgangsstellung in der alle Bits gleich 0 sind und setzt beginnend mit dem MSB der eihe nach alle Bits auf. Sobald der omparator schaltet, wird das zuletzt zugeschaltete Bit wieder zurückgenommen und mit dem nächst niedrigeren Bit die Wandlung fortgesetzt, bis alle Bitstellen abgefragt sind. Bei einem nbit Wandler werden somit n Abfrageschritte benötigt. Seite 9

10 Analog/DigitalWandler nach dem Sägezahnverfahren Einampen Verfahren Takt X Steuerlogik Zähler d n d d Sägezahngenerator S C V S EF Vorteil: Es wird kein D/AWandler benötigt. Einsatzgebiet: Langsame Wandler in der Mess und egelungstechnik Seite 9 E, (i) S/H Vergleichsspannung omparator φ (i) DAC eset SA Takt E V(i) EF Digitalausgang a = 0 a = a 3 = a 4 = 3 a 5 = 4 a 6 = 5 Schritte t Seite 0 0

11 Schritte E b Schritte Seite Analog/DigitalWandler nach dem Sägezahnverfahren EinampenVerfahren Der ondensator C wird zu Beginn des msetzzyklus über den Schalter S entladen. Danach öffnet der Schalter und die linear ansteigende Spannung S wird durch den omparator mit der Messgröße X verglichen. Während der Vergleichsdauer wird ein Zähler getaktet. Der letzte Zählerstand ist dann proportional zum Digitalwert. Der Digitalwert D errechnet sich aus der Vergleichsdauer t x und der Taktfrequenz des Zählers. Der Wandler zeichnet sich durch seinen einfachen Aufbau aus wenigen omponenten aus. Das Verfahren ist jedoch für sehr hohe Auflösungen und Geschwindigkeiten nicht geeignet. D = t x f Seite

12 Analog/DigitalWandler nach dem Sägezahnverfahren EinampenVerfahren Der Sägezahngenerator besteht aus einem Operationsverstärker, der mit der Zeitkonstanten C als Integrierer geschaltet ist. Am Ausgang des idealen Integrierers entsteht eine Sägezahnspannung S nach der Beziehung S = C t 0 EF dt Mit einer konstanten eferenzspannung vereinfacht sich die Gleichung und bei einer negativen eferenzspannung erhält man S EF t = C Seite 3 Analog/DigitalWandler nach dem ZweiampenVerfahren X EF S C V k I Vorteil: Integrationskonstante und Taktfrequenz haben keinen Einfluss auf das Messergebnis. geringer Einfluss kurzzeitiger Störungen periodische Störungen werden unterdrückt. Nachteil: niedrige mwandlungsrate Steuerlogik Zähler Einsatzgebiet: Mess und egelungstechnik Takt d n d d Seite 4

13 Analog/DigitalWandler nach dem Zweiampen Verfahren Die Eingangsspannung X wird während einer Festzeit t integriert. Dadurch steigt die notenspannung am Ausgang des Verstärkers. u ( t ) = k C t 0 X X t dt = C Zur Zeit wird eine eferenzspannung mit umgekehrter Polarität angelegt und der Zähler gestartet. Dabei sinkt die notenspannung u k (t) und geht nach der Zeit t X durch den Nullpunkt (Zählerstop). Die Zeit tx ist X proportional. t t u = x k( t tx ) uk( t ) t EFdt = 0 C Daraus ergibt sich die Zählzeit X t X = t EF unabhängig von Integrationszeitkonstante und Zählfrequenz. Seite 5 f s f s E 0 fe Delta Sigma Modulator Bit Signal f s 6 Bit f s analoger Integrator om Digital serieller Subtra parator filter Ausgang hierer Bit A Digitalflilter Bit DAWandler DeltaSigmaModulator Abtastfrequenz f s Abtastfrequenz f s Seite 6 3

14 Analog/DigitalWandler Übersicht Auflösung Typ Hersteller Technologie msetzdauer Wägeverfahren Bit 6 Bit 6 Bit DualSlope 6 Bit Bit ADD 670 ADC 04 MAX 70 AM 6 AD 377 MAX 3 ADC 00 Anal. Dev. National Maxim AMD Anal. Dev. Maxim Thaler Bipolar CMOS CMOS CMOS Hybrid CMOS CMOS 0 µs 40 µs 6 µs 3 µs 0 µs 5 ms 30 ms Seite 7 Analog/DigitalWandler Übersicht Auflösung Typ Hersteller Technologie Abtastfrequenz Parallele Wandler Bit 6 Bit AD 900 ADC 0 CXA 76 AD 9060 TS 300 Anal. Dev. National Sony Anal. Dev. SGSThoms. ECL CMOS ECL ECL CMOS 50 MHz 0 MHz 75 MHz 75 MHz 30 MHz Seite 4

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