Einstellige binäre Addierschaltung (Addierer)

Transkript

1 VHDL Addierer 1 Einstellige binäre Addierschaltung (Addierer) Schnittstelle: Ports mit Modus IN bzw. OUT Signale Funktionsnetz: Ports, Funktionsblöcke, Verbindungen Signale für Ports und Verbindungen

2 VHDL Addierer 2 Verhalten des Addierers Beschreibung mit einer Programmiersprache Voraussetzung: Keine Verzögerung der Signale in den Funktionsblöcken bzw. auf den Verbindungen Datenfluß PASCAL-Programm Variablen für Signale und Verbindungen, Datentyp BOOLEAN, Operatoren bzw. Funktionen für Funktionsblöcke FUNCTION xor (e1,e2: BOOLEAN): BOOLEAN; BEGIN xor := ((NOT e1) AND e2) OR (e1 AND (NOT e2)) END; PROGRAM Addierer_Verhalten; VAR x,y,cin,sum,cout,s: BOOLEAN; BEGIN READ(x,y,cin); s := xor(x,y); sum := xor(s,cin); cout := (x AND y) OR (s AND cin); WRITE(sum,cout) END;

3 VHDL Addierer 3 Verhalten des Addierers Signalverläufe (idealisiert) Keine Verzögerung der Signale Für die Berechnung von sum,cout = f(x, y, cin) in jedem Schritt wird keine Realzeit verbraucht. Verzögerung der Signale in jedem Funktionsblock um 1 ns Eine Veränderung des Wertes von x (Ereignis) im Schritt 3 (Realzeit: 9 ns) führt verzögert zu den korrekten Werten von s : 1 ns nach Schritt 3, Realzeit : 10 ns sum : 2 ns nach Schritt 3, Realzeit : 11 ns cout : 2 ns nach Schritt 3, Realzeit : 11 ns

4 VHDL Addierer 4 Verhalten des Addierers VHDL - Signalzuweisungen Signale mit dem Datentyp BIT Operatoren für Funktionsblöcke Ohne Verzögerungen: s <= x xor y; sum <= s xor cin; cout <= (x and y) or (s and cin); Mit Verzögerung von 1 ns je Funktionsblock: s <= x xor y after 1 ns; sum <= s xor cin after 1 ns; cout <= (x and y) or (s and cin) after 2 ns; Stimuli - Erzeugung x <= 0, 1 after 3 ns, 0 after 6 ns, 1 after 9 ns, 0 after 12 ns,...; y <= 0, 1 after 6 ns, 0 after 12 ns,...; cin <= 0, 1 after 12 ns,...;

5 VHDL Addierer 5 Addierer Schnittstellen - Beschreibung -- Binäre Beschreibung eines Adders entity adder is port (x,y,cin : in bit; -- input ports sum,cout : out bit); -- output ports end adder; Verhaltensbeschreibung: Datenfluß architecture datenfluss_sicht of adder is signal s: bit; -- Deklarationsteil s <= x xor y; -- Anweisungsteil mit sum <= s xor cin; -- nebenläufigen Anweisungen cout <= (x and y) or (s and cin); end datenfluss_sicht;

6 VHDL Addierer 6 Addierer Verhaltensbeschreibung: Prozeß mit WAIT-Anweisung architecture process_sicht_1 of adder is signal s : bit; -- Deklarationsteil -- Signal s gilt global für -- mehrere Prozesse mit_wait: process s <= x xor y; -- Anweisungsteil mit sum <= s xor cin; -- sequentiellen Anweisungen cout <= (x and y) or (s and cin); wait on x,y,cin,s; end process mit_wait; end process_sicht_1; Verhaltensbeschreibung: Prozeß mit Sensitivitätsliste architecture process_sicht_2 of adder is signal s : bit; -- Deklarationsteil mit_sens_liste: process (x, y, cin, s) s <= x xor y; -- Anweisungsteil mit sum <= s xor cin; -- sequentiellen Anweisungen cout <= (x and y) or (s and cin); end process mit_sens_liste; end process_sicht_2;

7 VHDL Addierer 7 Addierer: Strukturbeschreibung Strukturelle Hierarchie Basiskomponenten -- Strukturbeschreibung eines xors entity not_gate is port (i : in bit; o : out bit); end not_gate; architecture verh of not_gate is o <= not i; end verh; entity and_gate is port (i1,i2 : in bit; o : out bit); end and_gate; architecture verh of and_gate is o <= i1 and i2; end verh; entity or_gate is port (i1,i2 : in bit; o : out bit); end or_gate; architecture verh of or_gate is o <= i1 or i2; end verh;

8 VHDL Addierer 8 xor - Strukturbeschreibung Definiton der xor-funktion: out1 = (in1 AND (NOT in2)) OR ((NOT in1) AND in2) entity xor_cmp is port (in1,in2 : in bit; out1 : out bit); end xor_cmp; architecture struktur of xor_cmp is -- Komponentendeklaration component not_gate port (i : in bit; o : out bit); component and_gate port (i1,i2 : in bit; o : out bit); component or_gate port (i1,i2 : in bit; o : out bit); -- Komponentenkonfiguration for all: not_gate use entity work.not_gate(verh); for all: and_gate use entity work.and_gate(verh); for all: or_gate use entity work.or_gate (verh); -- Deklaration von Signalen für interne Verbindungen signal a1,a2,n1,n2 : bit; -- Komponenteninstanziierung not1: not_gate port map(in1,n1); not2: not_gate port map(in2,n2); and1: and_gate port map(in1,n2,a1); and2: and_gate port map(in2,n1,a2); or1 : or_gate port map(a1,a2,out1); end struktur;

9 VHDL Addierer 9 Addierer - Strukturbeschreibung Definition der Adder - Funktion: siehe VHDL Addierer 1

10 VHDL Addierer 10 entity adder is port (x, y, cin : in bit; sum, cout : out bit); end adder; architecture struktur of adder is -- Komponentendeklaration component and_gate port (i1,i2 : in bit; o : out bit); component or_gate port (i1,i2 : in bit; o : out bit); component xor_cmp port (in1,in2 : in bit; out1 : out bit); -- Komponentenkonfiguration for all: and_gate use entity work.and_gate(verh); for all: or_gate use entity work.or_gate(verh); for all: xor_cmp use entity work.xor_cmp(struktur); -- Deklaration von Signalen für interne Verbindungen signal a1,a2,s : bit; -- Komponenteninstanziierung and1 : and_gate port map (x,y,a1); and2 : and_gate port map (s,cin,a2); xor1 : xor_cmp port map (x,y,s); xor2 : xor_cmp port map (s,cin,sum); or1 : or_gate port map (a1,a2,cout); end struktur;

11 VHDL Addierer 11 Addierer Verhaltensbeschreibung: Prozeß mit Variablen-Zuweisung und sequentiellen Anweisungen architecture process_sicht_3 of adder is mit_variablen: process variable s : integer; -- Variable gilt lokal im Prozeß s := 0; sum <= 0 ; cout <= 0 ; if x = 1 then s := s + 1; end if; if y = 1 then s := s + 1; end if; if cin = 1 then s := s + 1; end if; if s = 1 or s = 3 then sum <= 1 ; end if; if s = 2 or s = 3 then cout <= 1 ; end if; wait on x,y,cin; end process mit_variablen; end process_sicht_3; Verhaltensbeschreibung: Prozeß mit Variablen, Bit-Vektor-Konstanten und sequentiellen Anweisungen architecture process_sicht_4 of adder is mit_bit_vector: process variable s : integer; constant sk : bit_vector(0 to 3) := "0101"; constant ck : bit_vector(0 to 3) := "0011"; s := 0; if x = 1 then s := s + 1; end if; if y = 1 then s := s + 1; end if; if cin = 1 then s := s + 1; end if; sum <= sk(s); cout <= ck(s); wait on x,y,cin; end process mit_bit_vector; end process_sicht_4;