Tutorials im Zusammenhang mit Verilog-Simulation

Transkript

1 Tutorials im Zusammenhang mit Verilog-Simulation Installation, Konfiguration, Simulation 15. Oktober 2008 Autoren: Wolfgang Heenes, Jacqueline Vogel, Joscha Drechsler Zusammenstellung: Joscha Drechsler FB Informatik FG Rechnerarchitektur

2 1 Inhaltsverzeichnis 1 Simulation mit dem Xillinx ISE WebPack Installation Erstellung und Simulation eines Projektes Tutorial für Icarus und GTKWave Icarus Verilog GTKWave Tutorial für Integration von Icarus Verilog und GTKWave in Eclipse unter Windows Verwendete Pakete Eclipse developement platform Icarus Verilog Verilog Editor Plugin für Eclipse Gimp Tool Kit (GTK) for Windows GTKWave (Win32 Version) Installation Eclipse developement platform Icarus Verilog Gimp Tool Kit GTKWave Verilog Editor Konfiguration Einstellen der Verilog-Ansicht Erstellen des Verilog-Projekts Konfiguration des Projekts Beispiel und Test Die Testumgebung testbed.v Das Modul clockinverter Ausgabe der Waveform in GTKWave Tutorial für Quartus II Anlegen eines Projekts Eingabe eines Design-Files Übersetzung des Design-Files Simulation des Design-Files Benutzung des RTL Viewers Tutorial für Verilogger Pro 26

3 2 1 Simulation mit dem Xillinx ISE WebPack 1.1 Installation Als erstes muss die Entwicklungsumgebung ISE installiert werden. Die Software ist für Windows und Linux verfügbar. 1 Als Programmpaket wird das ISE WebPACK verwendet, um es herunterzuladen muss man bei Xilinx registriert sein. Die URL zum Download lautet: Fertig installiert nimmt das Tool etwa 4 GB Speicherplatz ein! Außerdem sollten die folgenden zwei Dokumentationen heruntergeladen werden: Erstellung und Simulation eines Projektes Legen Sie mit Xilinx ISE ein neues Projekt an. Nutzen Sie dazu den New Project Wizard (File New Project... ). Als Projektname geben Sie z. B. uebung1_2 ein. Außerdem können Sie ein Arbeitsverzeichnis wählen. Geben Sie als Family Virtex2P, als Device XC2VP30, als Package FF896 und für Speed -5 an. Wichtig ist, dass Sie als Simulator ISE Simulator (VHDL/Verilog) auswählen. Die folgende Abbildung zeigt das Auswahlfenster. 1 Studierende mit anderen Betriebssystemen können die Übungen im Pool durchführen. Auf den Rechnern der RBG ist ebenfalls eine Installation vorhanden. Dazu muss in einem Terminalfenster source/usr/local/cad-tools/ise-9.1/settings.sh ausgeführt werden. Mit ise wird das Programm gestartet.

4 3 Das nächste Fenster erlaubt es neue Quellcodedateien zu erstellen. Klicken Sie auf New Source.... Geben Sie als Dateinamen hadd.v an und wählen Sie als Typ Verilog Module. Der New Source Wizzard erlaubt die Eingabe der Eingänge und Ausgänge. Erstellen sie zwei Eingänge (a und b) sowie zwei Ausgänge (c und s). In den folgenden Fenstern klicken Sie Next bzw. Finish. Danach geht ein Fenster zur Eingabe des Quellcodes auf. Sie können nun folgendes Beispiel eines Halbaddierers vervollständigen. 1 module hadd( 2 input a, 3 input b, 4 output c, 5 output s 6 ); 7 assign s = a ^ b; // ^ exklusiv -oder 8 assign c = a & b; // & und 9 endmodule Listing 1.1: Halbaddierer Nach der Eingabe soll die Syntax des Programms überprüft werden. Oben links bei Sources for muss Implementation ausgewählt und das Programm hadd.v markiert sein. Unter dem Punkt Synthesize-XST kann die Syntaxüberprüfung durch Check Syntax gestartet werden.

5 4 Erzeugen Sie nun eine Testbench 2. Dazu starten sie den New Source Wizzard (Project New Source). Wählen Sie diesmal Verilog Test Fixture und als Dateinamen testbed.v. Die nächsten Fenster werden mit Next und Finish bestätigt. Es wird wieder ein Verilog HDL File vorgegeben, welches entsprechend folgendem Beispiel zu ergänzen ist. Natürlich können auch andere Zeiten angeben werden. Listing 1.2: Testbett 1 module testbed; 2 // Inputs 3 reg a; 4 reg b; 5 // Outputs 6 wire c; 7 wire s; 8 9 // Instantiate the Unit Under Test (UUT) 10 hadd uut ( 11.a(a), 12.b(b), 13.c(c), 14.s(s) 15 ); initial begin 18 // Initialize Inputs 19 a = 0; b = 0; // Simulate 22 #10 a = 1; b = 0; 23 #20 a = 1; b = 1; 24 end 25 endmodule Für die Simulation muss im Fenster oben links bei Sources for jetzt Behavioral Simulation ausgewählt werden. Nach Markieren von testbed kann unter Xilinx ISE Simulator mit Simulate Behavioral Model die Simulation gestartet werden. 2 Simulationsfile, Stimuli

6 Das Simulationsergebnis sollte etwa so aussehen: 5

7 6 2 Tutorial für Icarus und GTKWave Icarus Verilog ist ein Verilog Simulations und Synthesetool. Es verhält sich wie ein Compiler und übersetzt den Verilog Code in ein bestimmtes Zielformat. Icarus Verilog ist kommandozeilenbasiert. Es ist sowohl für Linux als auch für Windows verfügbar. Im Rechnerpool ist Icarus installiert und kann mit iverilog gestartet werden. 2.1 Icarus Verilog Das berühmte Hallo Welt Programm kann natürlich auch mit Verilog ausgeführt werden. 1 module hello; 2 initial $display("hallo Welt"); 3 endmodule Listing 2.1: Hallo Welt (hello.v) Um es zu kompilieren muss iverilog aufgerufen werden. In den Poolräumen erfolgt das über die Kommandozeile durch Eingabe des entsprechenden Befehls. Unter Windows ist ebenfalls eine Kommandozeile erforderlich. Hierfür eignet sich am besten cygwin oder die windowsinterne Kommadozeile. Cygwin ist eine linuxähnliche Umgebung für Windows. Mit dem Befehl % iverilog -o hello hello.v wird die Kompilierung der Datei hello.v, die in Listing 2.1 angeben ist, gestart. Die Ergebnisse der Kompilierung werden in die Datei hello geschrieben. Wird keine Ausgabedatei angegeben, wird das Ergebnis standardmäßig in die Datei a.out geschrieben. Das übersetzte Programm kann nun mit dem Befehl % vvp hello ausgeführt werden. Die Ausgabe sollte jetzt so aussehen:

8 7 Im folgenden soll ein Halbaddierer simuliert werden. Listing 2.2: Halbaddierer mit Testumgebung 1 module hadd2(a, b, c, s); 2 input a, b; 3 output c, s; 4 assign s = a ^ b; // ^ exklusiv -oder 5 assign c = a & b; // & und 6 endmodule module testbed(c,s); 10 reg a,b; 11 output c,s; hadd2 test(a,b,c,s); initial begin 16 a = 0; b = 0; 17 # 10 a = 1; b = 0; 18 # 20 a = 1; b = 1; 19 end initial #50 $finish; always@ (c or s) 24 $display("ausgang s (Summe) ist %b. Ausgang c (Carry) ist %b. Zeitpunkt %0d",s,c, $time); endmodule In Zeile 23 des Listings 2.2 erfolgt die Ausgabe der Simulationsergebnisse. Bei jeder Änderung der an den Ausgängen anliegenden Werte wird der Befehl display aufgerufen und erwirkt die Ausgabe der jeweiligen Werte. 2.2 GTKWave Für eine graphische Ausgabe der Simulation kann GTKWave benutzt werden. Daz muss in der Simulation eine Ausgabedatei für GTKWave erstellt werden. Mit den folgenden Zeilen, eingefügt in das Top-Level Modul des Verilogprogramms, wird eine solche Datei geschrieben. 1 initial 2 begin 3 $dumpfile("und.vcd"); 4 $dumpvars (0); 5 end Listing 2.3: Erstellen der Ausgabedatei für GTKWave Mit dem Befehl $dumpfile wird der Name der Ausgabedatei für die graphische Darstellung mit GTKWave angegeben. Der zweite Befehl bestimmt welche Variablen aufgezeichnet werden. Mit $dumpvars(1) werden nur die Variablen des aktuellen Moduls protokolliert, mit $dumpvars(0) werden die Variablen im eigenen und in allen untergeordneteten Modulen aufgezeichnet. Als Beispiel greifen wir hier erneut zurück auf den Halbaddierer. Die Ausgabe der Testumgebung wird durch den in Listing 2.3 geschriebenen Code ersetzt. 1 module hadd(a, b, c, s); 2 input a, b; 3 output c, s; 4 assign s = a ^ b; // ^ exklusiv -oder Listing 2.4: Erstellen der Ausgabedatei für GTKWave

9 8 5 assign c = a & b; // & und 6 endmodule 7 8 // Simulationsumgebung 9 10 module testbed_1(c,s); 11 reg a,b; 12 output c,s; hadd test(a,b,c,s); timescale 1ns/1ns initial begin 19 a = 0; b = 0; 20 # 5 a = 1; b = 0; 21 # 5 a = 1; b = 1; 22 # 5 a = 0; b = 0; end initial #30 $finish; initial begin 30 $dumpfile("hadd.vcd"); 31 $dumpvars (0); 32 end endmodule Damit das Dumpfile geschrieben wird, muss die Datei neu kompilliert und gestartet werden. Mit dem Befehl gtkwave dateiname.vcd öffnet sich ein graphisches Interface. Vorerst sind hier noch keine Signale zu sehen. In GTKWave müssen noch die darzustellenden Signale ausgewählt werden. Dazu muss man in der Auswahlbox SST (Signal Search Tree) den gewünschten Eintrag auswählen. In der Auswahlbox Signals erscheinen nun die auf-

10 9 gezeichneten Variablen aus dem Verilog Programm. Auch hier müssen die gewünschten Signale ausgewählt werden und die Auswahl muss danach mit Append bestätigt werden. Im rechten Teil des GTKWave-Fensters ist jetzt die Simulation in graphischer Form dargestellt.

11 10 3 Tutorial für Integration von Icarus Verilog und GTKWave in Eclipse unter Windows 3.1 Verwendete Pakete Eclipse developement platform Website: Hier benutzt: Eclipse SDK Version Icarus Verilog Website: Hier benutzt: iverilog-0.8-setup.exe (Version 0.8.3) Verilog Editor Plugin für Eclipse Website: Hier benutzt: net.sourceforge.veditor_0.5.0.zip Gimp Tool Kit (GTK) for Windows Website: Hier benutzt: GTK+ 2 Runtime Environment (version for Windows 2000 and newer) GTKWave (Win32 Version) Website: Hier benutzt: GTKWave for Win Installation Eclipse developement platform Die Installation von Eclipse bedarf keiner besonderen Richtlinien und kann völlig normal vorgenommen werden Icarus Verilog Zum installieren von Icarus Verilog muss lediglich die heruntergeladene Installationsdatei gestartet werden. Hier benutzt: Installationsverzeichnis C:\Programme\IcarusVerilog\ (ein Pfadname ohne Leerzeichen ist nötig, der Standardpfad kann nicht verwendet werden. Die restlichen Einstellungen sind frei wählbar, Add executable to System PATH variable am Ende der Installation ist nicht zwingend notwendig).

12 Gimp Tool Kit Zur Installation von GTK das heruntergeladene Zip-Archiv entpacken und die darin enthaltene Installtionsdatei ausführen. Hier benutzt: Installationsverzeichnis C:\Programme\GTK2\, Einstellungen für Zusatzpakete sind frei wählbar GTKWave Das heruntergeladene Archiv enthält hier keine Installation sondern die auführbare standalone Executable. Diese kann in ein beliebiges Verzeichnis entpackt werden. Hier benutzt: C:\Programme\GTKWave.exe Verilog Editor Entweder das heruntergeladene Archiv direkt ins Eclipse-Verzeichnis entpacken oder manuell entpacken und den Ordner net.sourceforge.veditor_0.5.0 im enthaltenen Unterverzeichnis plugins in das plugins-verzeichnis der Eclipse-Installation kopieren oder verschieben. Zunächst jetzt Eclipse starten. Dort unter Help About Eclipse SDK auf Plugin Details klicken.

13 In der erscheinden Liste steht jetzt, vorausgesetzt, die Installation war Erfolgreich, das Verilog Editor Plugin. 12

14 Konfiguration Einstellen der Verilog-Ansicht Nun zunächst wieder ins Eclipse. Unter Window Open perspective Other... Verilog auswählen und bestätigen.

15 14 Jetzt sollte im Eclipse-Fenster neben Java auch Verilog/VHDL auftauchen Erstellen des Verilog-Projekts Als nächstes wird das Verilog-Projekt 1 erstellt. Dazu im Projekt-Wizard unter Verilog/VHDL den Typ Verilog/VHDL project auswählen und bestätigen. Die Wahl des Speicherorts für das Projekt ist beliebig, der Pfad unterliegt keinen weiteren Einschränkungen und muss auch nicht im Standard Eclipse Workspace liegen. 1 Die in diesem Tutorial erstellte Konfiguration ist darauf ausgelegt, dass lediglich ein einziges Verilogprojekt verwendet wird. Die später erstellte Datei testbed.v dient in dem gesamten Projekt als Basis und muss für sämtliche Programmierungen angepasst oder neu angelegt werden. Mit einer besseren Kentnis der Eclipse-Funktionen ließe sich selbstverständlich auch eine Methode finden, eine allgemeine Konfiguration zu erstellen, welche für mehrere Projekte verwendet werden könnte. Dies ist jedoch nicht Bestandteil dieses Tutorials.

16 15 In dem Projekt wird nun ein neues Verzeichnis angelegt. Hier wird es bench genannt da dieses Verzeichnis später die Arbeitsbank des Compilers und des Simulators sein wird. In bench wird nun noch eine Batch-Datei (hier run.bat) angelegt.

17 16 Beim bestätigen dieses Fensters produziert Eclipse einige Fehler da es die Datei offenbar direkt versucht auszuführen was jedoch fehlschlägt da sie noch leer ist. Diese Fehler können einfach ignoriert und weggeklickt werden. run.bat wird dafür zuständig sein, auf Knopfdruck die kompilierte Verilog-Datei zu Simulieren und anschließend ihr Waveform-Diagramm in GTKWave anzuzeigen. Diese Datei jetzt mit Rechtsklick Open with Text editor im Eclipse öffnen und bearbeiten. Sie sollte folgenden Inhalt (Pfad- und Dateinamen müssen angepasst werden sollten bei den vorigen Installationen andere Einstellungen verwendet worden sein als in diesem Dokument) bekommen: Listing 3.1: run.bat off 2 PATH=%PATH%;C:\ Programme\gtk2\bin 3 PATH=%PATH%;C:\ programme\icarusverilog\bin 4 echo Now statring vvp (simulation )... 5 vvp testbed.out 6 echo Simulation done, now starting gtkwave (wave form display )... 7 c:\ programme\gtkwave testbed.vcd Die Datei speichern und wieder schließen Konfiguration des Projekts Auf das Projekt einen Rechtsklick Properities um die Eigenschaften zu öffnen. Dort links Verilog/VHDL Simulator auswählen und die Einstellungen wie folgt setzen:

18 17 Außerdem ganz oben Enable Verilog/VHDL Builder anhaken und das ganze bestätigen. Zuletzt im Verilog-Projekt Hauptverzeichnis (nicht im bench-verzeichnis) ein neues Verilog File anlegen mit Namen testbed.v. Sollte ein anderer Name gewählt werden müsste sowohl die Batch-Datei run.bat als auch die Simulatorparameter angepasst werden.

19 18 Die angelegte Datei sollte sich direkt in Eclipse öffnen. testbed.v ist jetzt das Kontrollzentrum und Simulationsumgebung. Welche Toplevel-Module auch immer getestet oder simuliert werden sollen müssen in dieser Datei instanziert und mit Eingaben gefüttert werden. 3.4 Beispiel und Test Im Folgenden wird testbed.v mit einem Beispielprogramm gefüllt welches die Benutzung des nun erstellten Systems klarstellen soll: Als erstes braucht man für eine Simulation ein Testobjekt. Das zu testende Modul in diesem Fall ist ein Clock- Inverter der ein Taktsignal als Eingangssignal aufnimmt und Phaseninvertiert wieder ausgibt Die Testumgebung testbed.v testbed.v muss nun also eine Instanz des Inverters erstellen und einen Takt generieren der an den Inverter gegeben wird. Des weiteren muss testbed.v die Ausgabeparameter für den Simulator bestimmen, zum Einen, welche Signale alle in die Waveform-Datei geschrieben werden sollen und zum Anderen, wo die Waveform-Datei erstellt werden soll 2. Der Inhalt der Datei sollte also wie folgt aussehen: Listing 3.2: testbed.v für die Simulation des Clock-Inverters 1 module testbed(q); 2 output q; 3 4 //---TESTZONE clockinverter clkinv(clk,q); 6 initial #10 $finish; 7 //---Ende der Testzone // clock generation 10 reg clk; 11 initial clk=1; 12 always #2 clk=~clk; // waveform settings 15 initial begin 16 $dumpfile("testbed.vcd"); 17 $dumpvars (0); 18 end 19 endmodule 2 In diesem Fall muss die Ausgabedatei immer testbed.vcd heißen, es sei denn man ändert die Batch-Datei run.bat.

20 19 Sobald diese Datei gespeichert wird sollte der Verilog-Builder einen Fehler produzieren: {} Elaboration failed *** These modules were missing: clockinverted referenced 1 times. *** Dieser Fehler ist selbstverständlich, testbed.v benutzt schließlich ein Modul namens clockinverter welches noch nicht existiert Das Modul clockinverter Also wird eine Datei gleichen Namens auf die selbe Weise wie testbed.v erstellt und mit folgendem Inhalt gefüllt: 1 module clockinverter(clkin, clkout); 2 input clkin; 3 output clkout; 4 assign clkout=~clkin; 5 endmodule Listing 3.3: clockinverter.v Beim speichern dieser Datei sollte in der Konsole erneut ein build erfolgen, diesmal jedoch ohne Fehler. Ist das der Fall war der build erfolgreich und die Simulation kann gestartet werden Ausgabe der Waveform in GTKWave An dieser Stelle hat die Batch-Datei run.bat ihren Einsatz. Man kann sie sowohl manuell ausführen als auch Eclipse konfigurieren, dass die Datei auf Knopfdruck gestartet wird. Dafür erstellt man unter External tools (der grüne Play-Knopf mit rotem Werkzeugkasten davor in der Menüleiste) per Rechtsklick auf Program New eine neue Run- Konfiguration.

21 In dieser neuen Konfiguration, hier Simulate+Display genannt, sollte man nun über die Browse Workspace- Buttons die Batch-Datei run.bat beziehungsweise ihr Verzeichnis auswählen. 20

22 21 Die Konfiguration abspeichern und Run drücken. Dadurch läuft das Output der Batch-Datei mit dem Simulator über die Konsole. An dieser Stelle sieht man dann auch eventuelle Textausgaben aus den Verilog-Modulen die ausgeführt werden. Anschließend wird GTKWave mit der frisch erzeugten Waveform-Datei gestartet. Dort muss nurnoch aus unter testbed das Modul clockinverter ausgewählt werden, clkin und clkout markiert und über Insert- oder Append-Button am unteren Rand in die Darstellung aufgenommen werden. Die Verlaufskurven der Werte erscheinen Dann im Darstellungsfenster. Jetzt kann man jederzeit nach Änderungen in der Kontrollumgebung testbed.v oder in den Modulenvornehmen und wenn der build nach dem Speichern fehlerfrei durchgelaufen ist einfach über den grünen Play-Knopf mit dem roten Werkzeugköfferchen mit einem klick die Simulation ablaufen lassen und bekommt direkt GTKWave mit der entsprechenden Waveform-Datei geladen auf den Bildschirm.

23 22 4 Tutorial für Quartus II Diese Kurzanleitung beschreibt anhand eines einfachen 4-Bit Zählers die Eingabe, Simulation, Synthese und Programmierung mit der Entwicklungsumgebung Quartus II. 4.1 Anlegen eines Projekts Nach dem Start von Quartus II in der Menüleiste unter Files New Project Wizard auswählen. Mit dem Wizard wird u. a. das Projektverzeichnis, die im Projekt benutzten Design-Files (VHDL, Verilog HDL etc.) ausgewählt. Im ersten Schritt des Wizards muss das TopLevelModul angegeben werden, der Name muss identisch mit dem Namen des Verilog-Hauptmoduls sein. Weiterhin kann an dieser Stelle schon die Device-Family angegeben werden (zum Beispiel der Cyclone EP1C20F324C7). Durch Drücken des Button Finish wird der Project Wizard geschlossen.

24 Eingabe eines Design-Files In der Menüleiste wird unter Files New ausgewählt. Dort wählt man den File-Typ aus (Device Design Files, Software Files, Other Files). Bei den Device Design Files kann man zwischen AHDL, Block Diagram, EDIF, Verilog HDL und VHDL wählen. Nach Auswahl von z.b. Verilog HDL hat man ein Syntax Highlighting für Verilog HDL. Nach Eingabe des Codes File speichern. 4.3 Übersetzung des Design-Files Der Übersetzungsvorgang (Netzlistengenerierung, Synthese) wird durch Auswahl von Start Compilation (Strg + L) im Processing- Menü ausgeführt. In der Regel wird es immer einige Warnings geben, da in der WebEdition einige Features nicht vorhanden sind. 4.4 Simulation des Design-Files Zur Simulation wird unter Files New die Registerkarte Other Files ausgewählt. Dort wird dann Vector Waveform File ausgewählt. Daraufhin öffnet sich ein Fenster Waveform1.vwf.

25 24 Durch drücken der rechten Maustaste im linken Teil des Fenster (Name, Value at) kommt man zum Node Finder (Insert Node or Bus). Im Node Finder kann man durch Klick auf List alle Signale anzeigen lassen. Diese werden durch den Button» in das Fenster Selected Nodes kopiert und mit OK bestätigt. Im Waveform-Fenster sind jetzt alle ausgewählten Pins angezeigt. Wenn man die Eingänge in der Waveform auswählt, kann man über die Buttons links neben der Waveform-Ansicht die Werte für die markierten Bereiche ändern. Über das Menü Processing, Start Simulation kann die Simulation gestartet werden, vorher muss jedoch die Waveform-Datei gespeichert werden.

26 Benutzung des RTL Viewers Der RTL Viewer befindet sich im Menü Tools, Netlist Viewers, RTLViewer.

27 26 5 Tutorial für Verilogger Pro Vorgehensweise für eine Simulation mit dem SynaptiCAD VeriLogger am Beispiel des Halbaddierers. Für die Simulation sind die notwendigen Dateien in ein Projekt einzubinden. Dazu sind folgende Schritte notwendig. 1. Hinzufügen von Files zu einem Projekt: Im Projektfenster (links oben) mit rechter Maustaste und Add HDL File(s) die Dateien zu einem Projekt hinzufügen. 2. Mit dem gelben Button werden die Files übersetzt (Simulation Built). 3. Simulation mit dem grünen Button starten. Die Signale des Top-Level-Moduls werden automatisch im Fenster Diagram angezeigt.