Labor Mikroelektronik Prof. Dr.-Ing. Frank Kesel Dipl.-Ing.(FH) Manuel Gaiser Versuch 3: Layout eines CMOS-Inverters Stand: 26.3.08
1 Aufgabenstellung Sie sollen in diesem Versuch das Layout eines CMOS-Inverters selbst entwerfen und den Inverter simulieren. Zuvor sollen Sie sich durch den Entwurf des Layouts eines NMOS-FETs mit dem Entwurfssystem vertraut machen. Es handelt sich dabei um ein Entwurfssystem names Microwind2, welches an der Hochschule INSA (Institut National des Sciences Appliquees) in Toulouse, Frankreich, von Etienne Sicard entwickelt wurde. Es ist ein Freeware-Werkzeug welches Sie unter der Adresse http://intrage.insa-tlse.fr/~etienne/ herunterladen können. Obwohl sich dabei nicht um ein kommerzielles (und sehr teures) CAE-System handelt, wie es von Mentor Graphics oder Cadence beispielsweise angeboten wird, kann man damit doch die Grundlagen des Mikroelektronikentwurfs sehr schön zeigen. Wir haben bei uns an der Hochschule natürlich auch ein professionelles System von Mentor Graphics (IC Station), mit welchem Sie, bei Interesse, unter Umständen auch mal einen richtigen Chip entwickeln können. Leider ist es allerdings so, dass kostenlose Werkzeuge meistens noch einige Fehler aufweisen. So natürlich auch im Falle von Microwind, wobei zudem auch die Handhabung etwas gewöhnungsbedürftig ist. Sie sollten also etwas Geduld mitbringen, wir beschränken uns daher auf einfache Designs. Insbesondere der Ausdruck von Layouts kann Schwierigkeiten machen, daher werden wir darauf verzichten. Zeigen Sie Ihre Layouts für die Abnahme daher am Bildschirm. 2 Layout und Simulation eines NMOS-FETs In diesem ersten Teil werden wir zunächst einen einfachen NMOS-FET zeichnen. Starten Sie das Microwind2 -Programm unter Start->Labore->MIKLT-Mikroelektronik. Zunächst müssen wir eine Technologie auswählen. Mit File->Select Foundry wählen Sie die CMOS-Technologie CMOS025 aus, indem Sie das Regel-File cmos025.rul auswählen. In dieser Datei stehen im wesentlichen die Entwurfsregeln für diesen Prozess sowie die Simulationsparameter für die MOS- Modelle sowie eine Reihe von weiteren Parametern, die das Programm benötigt. Bei CMOS025 handelt es sich um einen CMOS-Prozess mit 0,25μm kleinster Kanallänge, 6 Metallisierungsebenen und 2,5V nominaler Versorgungsspannung. Der Prozeß besitzt ein P-Bulkmaterial sowie eine N-Wanne. Dies entspricht einer CMOS-Prozesstechnologie wie sie auch derzeit von Firmen wie Philips oder SGS-Thomson eingesetzt werden. Sie finden dort auch noch kleinere Technologien bis zu CMOS005, also 50nm Kanallänge. CMOS025 ist daher schon ein etwas älterer Prozess, es gibt im Microwind-Programm hierfür allerdings Meßwerte, so dass wir Simulation mit realen Messungen vergleichen können. Das Microwind-Programm arbeitet mit sogenannten λ-entwurfsregeln. Dies bedeutet, dass die Regeln und damit auch die Layoutzeichnung dimensionslos in λ-einheiten angegeben werden. λ ist dabei immer die Hälfte der kleinsten Kanallänge eines Prozesses, also in unserem Fall λ=0,125μm. Versuchen Sie nun, einen N-Kanal MOS-FET zu zeichnen. Der MOS-FET soll eine Weite von 10μm und eine Länge von 0,25μm aufweisen. Sie erreichen dies, indem Sie Rechtecke in der entsprechenden Maskenebene (sog. Layer) zeichnen. Wählen Sie in der Palette den Layer aus. Durch Ziehen mit der linken Maustaste können Sie im schwarzen Layout-Fenster ein Rechteck zeichnen. Microwind zeigt Ihnen links unten im Kommandofenster an, wie groß das Rechteck ist. Sie sollen dabei nur den MOS-FET zeichnen, bestehend aus dem Gate sowie den Source- und Drain-Gebieten. Der MOS- FET muß nicht an Metall1 angeschlossen werden. Die Breite der Source- und Drain-Gebiete ist beliebig. Beachten Sie bitte, dass in Microwind die ACTIVE-Maske nicht extra definiert werden muß, sie wird aus den Masken für die P+- bzw. N+-Diffussion generiert, welche für die Source- und Drain-Gebiete der PMOS- und NMOS-FETs zuständig sind. Des weiteren verfügt der Prozess über zwei Polysilizium-Ebenen, damit lassen sich Poly-Poly-Kapazitäten bauen. Für die Gates der Transistoren kann allerdings nur Polysilicon genommen werden, nicht Polysilicon2. Labor Mikroelektronik Versuch 3: Layout eines CMOS-Inverters Seite 2 / 9
Noch ein wichtiger Punkt: Sie sollten Ihr Design abspeichern, am besten in Ihrem Arbeitsverzeichnis unter c:\users\<anmeldename>. Wenn Sie Microwind schließen und anschließend wieder starten, müssen Sie als erstes den richtigen Prozess wieder einstellen, wenn Sie Ihr Design wieder laden. Der MOS-FET sollte jetzt in etwa so wie in Abbildung 1 aussehen. Zunächst müssen wir jetzt prüfen ob wir die Entwurfsregeln eingehalten haben. Wählen Sie hierzu mit Analysis->Design Rule Chekker das Werkzeug aus, welches die Überprüfung der Entwurfsregeln durchführt. Jetzt wäre es gewissermaßen gut, wenn Sie Fehler gemacht hätten, ansonsten meldet der DRC im Kommandofenster No design rule error. Sollte ein Fehler enthalten sein, so müssen Sie ihn korrigieren, evtl. durch Neuzeichnen der gesamten Struktur. Wenn Sie keine Fehler haben, dann können Sie einen provozieren indem Sie z.b. die Endüberlappung Poly-Diffussion weglassen. Auf der Leiste oberhalb des Layoutfensters finden Sie übrigens Schaltknöpfe mit denen Sie das Layout bearbeiten können (siehe Abbildung 1). Rechteck zeichnen Recheck löschen Recheck dehnen Schnittbild 3-D Ansicht Abbildung 1: NMOS-FET Im nächsten Schritt sollten Sie überprüfen, ob das Programm Ihren MOS-FET richtig erkennt. Hierzu macht man eine sogenannte Schaltungsextraktion aus dem Layout, d.h. das Microwind- Programm sucht nach Überlappungen von Polysilizium und N+-Diffussion und extrahiert daraus einen NMOS-FET mit der entsprechenden Kanallänge und -weite. Diese Extraktion können Sie durchführen, indem Sie unter Simulate->Simulation Parameters auf der Schaltfläche unten auf Extract drücken. Microwind extrahiert die Schaltung im Spice-Format. Dabei werden nicht nur die Transistoren extrahiert sondern auch die sogenannten parasitären Kapazitäten, in diesem Fall die Kapazitäten der Source- und Drain-Gebiete sowie die Gate-Kapazität. Überprüfen Sie bitte, ob der MOS-FET mit der richtigen Länge und Weite extrahiert wurde. Wenn nicht, dann müssen Sie das Layout nochmals ändern. Labor Mikroelektronik Versuch 3: Layout eines CMOS-Inverters Seite 3 / 9
Sie sollten im Fenster der Extraktion in etwa folgendes sehen: CIRCUIT C:\Design\mikrolab\v3\nmos.MSK IC Technology: CMOS 0.25µm - 6 Metal VDD 1 0 DC 2.50 List of nodes "N2" corresponds to n 2 "N3" corresponds to n 3 "N4" corresponds to n 4 MOS devices MN1 3 4 2 0 N1 W=10.00U L= 0.25U C2 2 0 7.083fF C3 3 0 5.725fF C4 4 0 0.278fF Transient analysis.temp 27.0.TRAN 0.80PS 5.00N.PROBE.END Nun sind Sie sicher, dass der Transistor den Entwurfsregeln entspricht, das bedeutet er kann problemlos gefertigt werden, und dass er die von Ihnen gewünschte Dimensionierung aufweist. Normalerweise wird die extrahierte Schaltung mit der vom Designer entwickelten Schaltung (Schema), wie Sie sie in Versuch 1 und 2 in OrCAD eingegeben haben, durch ein Computerprogramm automatisch verglichen. Diesen Schritt nennt man LVS (Layout-Versus-Schematic). Erst wenn DRC und LVS in Ordnung sind, darf eine integrierte Schaltung zur Fertigung freigegeben werden! Nun sollten Sie sich den Schichtaufbau Ihrer Schaltung ansehen. Hierzu können Sie mit dem Säge - Knopf, wie in Abbildung 1 gezeigt, ein Schnittbild ansehen und mit der 3-D-Ansicht ein dreidimesionales Bild Ihres Chips ansehen. Als letztes können wir uns noch die Kennlinien unseres MOS-FET ansehen und mit einer Messung vergleichen. Öffnen Sie das Kennlinienfenster unter Simulate->MOS Characteristics. Als Modell sollten Sie auf der rechten Schaltfläche Level1 auswählen. Auf dieser Schaltfläche sehen Sie auch wieder die wesentlichen Parameter des MOS-FET: - VTO: Schwellspannung (V), Vorlesung: U th - U0: Beweglichkeit (m 2 /Vs), Vorlesung: μ - TOX: Gateoxiddicke (nm), Vorlesung: t ox Berechnen Sie wiederum die von Ihnen erwarteten Werte des Drainstroms in Sättigung für die angezeigten Gatespannungen und tragen Sie diese in das Lösungsblatt in Tabelle 1 ein. Versuchen Sie aus dem Kennlinienfenster die entsprechenden Werte der Simulation herauszulesen und tragen Sie diese ebenfalls in die Tabelle ein. Beachten Sie, dass im oberen Drittel des Bildschirms die Kennlinien aufgrund eines Programmfehlers fehlerhaft simuliert werden. Verschie- Labor Mikroelektronik Versuch 3: Layout eines CMOS-Inverters Seite 4 / 9
ben Sie deshalb die Kennlinien mit Hilfe der beiden Schalter am linken unteren Bildrand in die untere Hälfte des Bildschirms. Laden Sie als nächstes Werte, die durch die Messung eines realen Transistors auf einem Chip gewonnen wurden: Im Kennlinienfenster rechts unten finden Sie den Knopf Add Measure. Wählen Sie die Datei Nb10x0,25.mes aus. Sie sollten jetzt die Kennlinien wie in Abbildung 2 sehen. Abbildung 2: Kennlinienfenster Sie sehen nun einen erheblichen Unterschied in den Messungen verglichen mit den simulierten Kennlinien. Versuchen Sie, auch hier die Werte des Drainstroms in Sättigung zu ermitteln und tragen Sie diese in die Tabelle ein. Um welchen Faktor unterscheiden sich die Werte? Wählen Sie als letzten Schritt das BSIM4-Modell in der Schaltfläche rechts oben aus: Nun sollten die gemessenen Werte recht gut mit den simulierten Werten übereinstimmen. Das BSIM-Modell ist ein MOS-Modell welches an der University of Berkeley in Kalifornien entwickelt wird und derzeit die genaueste Modellierung von MOS-FETs erlaubt (BSIM3v3 und BSIM4). Es modelliert viele Kurzkanaleffekte, also Effekte, die bei sehr kleinen Kanallängen auftreten (z.b. Kanallängenmodulation, Reduzierung der Ladungsträgerbeweglichkeit etc.) die in der Summe zu einer Reduktion des Drainsstroms führen. Die Gleichungen im BSIM-Modell sind deutlich komplizierter als unsere einfachen Gleichungen aus der Vorlesung, welche das Level1-Modell beschreiben. Die notwendigen Parameter für die BSIM- Modelle werden aus Messungen von realen Bauelementen extrahiert. Das Temperaturverhalten des MOS-FET können Sie hier ebenfalls nocht studieren: Rechts unten können Sie die Temperatur erhöhen oder erniedrigen. Generell leitet ein MOS-FET bei tiefen Temperaturen besser, da die Mobilität der Ladungsträger sich verbessert. Labor Mikroelektronik Versuch 3: Layout eines CMOS-Inverters Seite 5 / 9
3 Layout und Simulation eines CMOS-Inverters Starten Sie das Microwind-Programm erneut und wählen Sie wieder den Prozess aus Abschnitt 2 aus. Sie sollen nun einen CMOS-Inverter entwickeln. Als kleine Hilfe können Sie sich das Layout der einzelnen MOS-FETs generieren lassen, eine Möglichkeit, die auch professionelle Systeme typischerweise bieten. Im Ergebnis sollte ein Layout wie in Abbildung 3 herauskommen. Digitale Zellen werden normalerweise als sogenannte Standardzellen entwickelt, d.h. die Höhe der Zellen (das ist der Abstand der beiden Versorgungsschienen) wird auf ein Maß genormt, die Breite ist je nach Anzahl der Transistoren in der Zelle variabel. Versuchen Sie Ihre Zelle in etwa 90 λ hoch zu machen, das sind 11,25μm. Abbildung 3: CMOS-Inverter In der Palette finden Sie das Menü für die MOS-FET-Generatoren. Wählen Sie den entsprechenden Typ aus und tragen Sie die Dimensionierung ein. Es sei: Wp=3μm,Wn=1μm, Lp=Ln=0,25μm Wenn Sie nun auf Generate Device drücken, können Sie den MOS-FET platzieren. Verschieben Sie die MOS-FETs nun ( Edit->Move Step by Step ) so, dass die Poly-Leitungen fluchten. Hierzu müssen Sie das Layout eventuell vergrößern. Bevor Sie nun weitermachen, sollten Sie zunächst prüfen, ob Sie die Entwurfsregeln eingehalten haben ( Analysis -> Design Rule Checker ). Fügen Sie nun die Vdd-Schiene und die Ground-Schiene (Vss) hinzu. Hierzu zeichnen Sie oberhalb und unterhalb der MOS-FETs ein Rechteck in Metall 1. Wählen Sie aus der Palette die Symbole für Vdd und Vss aus und setzen Sie diese auf die Leitungen, damit bekommen die Leitungen die richtigen Namen für die spätere Simulation. Prüfen Sie nach jeder Eingabe von Polygonen die Schaltung auf DRC- Fehler. Verbinden Sie nun die Gates der MOS-FETs mit dem Eingang, die Source-Gebiete mit der Labor Mikroelektronik Versuch 3: Layout eines CMOS-Inverters Seite 6 / 9
Versorgung und die Drain-Gebiete mit dem Ausgang. Hierzu benötigen Sie Kontakte und Vias, die Sie in der Palette finden. Der Ein- und Ausgang soll in Metall2 nach oben aus der Zelle herausgeführt werden. Die Breite der Leitungen können Sie frei wählen. Des weiteren benötigt die MOS- FETs jeweils noch einen Wannen- bzw. Substratkontakt. Diese können Sie mit einem Kontakt aus der Palette ebenfalls realisieren. Kontrollieren Sie Ihr Design auch, indem Sie sich mit der Säge den Schichtaufbau ansehen. Setzen Sie auf den Eingang einen Pulsgenerator, den Sie ebenfalls in der Palette finden. Sie können den Verlauf der Eingangsspannung ähnlich wie bei OrCAD beschreiben, wobei Sie hier nur die 0-1-Wechsel angeben müssen. Geben Sie einen Verlauf ein der folgendermaßen aussieht: 0ps=0, 200ps=0, 201ps=1, 300ps=1, 301ps=0. Wir arbeiten hier mit einer Versorgungsspannung von 2,5V. Damit Sie den Ausgang auch in der Simulation sehen, müssen Sie ihn benamen. Verwenden Sie hierzu das Auge aus der Palette. Wenn Sie denken, dass Sie alle nötigen Polygone eingegeben haben, können Sie die Schaltung aus dem Layout extrahieren, wie in Abschnitt 2 gelernt. Überprüfen Sie anhand der extrahierten Spice- Netzliste, ob Ihre Schaltung korrekt ist. Unter Simulate->Simulation Parameters können Sie auch die Parameter der Spice-Simulation einstellen. Wählen Sie das Level1-Modell aus und eine Simulationszeit von 500ps. Mit Simulate->Run Simulation können Sie die Spice-Simulation durchführen, wählen Sie die Schrittweite bei Step zu 0.1ps. Rechts oben im Simulationsfenster können Sie mit Display Delay... between... sich die Verzögerungszeit zwischen Ein- und Ausgang anzeigen lassen. Messen Sie die Verzögerungszeiten für beide Flanken und tragen Sie diese in die Tabelle des Lösungsblattes ab. Überprüfen Sie die korrekte Funktion des Inverters und führen Sie das Ergebnis dem Laborbetreuer vor. Speichern Sie die Zelle unter dem Namen inv ab, Sie werden die Zelle im nächsten Abschnitt wieder benötigen. Labor Mikroelektronik Versuch 3: Layout eines CMOS-Inverters Seite 7 / 9
4 Layout eines Buffers Im letzten Teil dieses Versuchs sollen Sie durch Hintereinanderschaltung von zwei Invertern einen nicht-invertierenden Buffer entwickeln. Legen Sie eine neue Zelle buf an File->New und speichern Sie diese unter buf ab. Mit File->Insert Layout können Sie die Inverter-Zelle aus dem letzten Teil laden. Duplizieren Sie die Zelle mit Edit-Copy und setzen Sie sie neben die erste Zelle. Abbildung 4: CMOS-Buffer aus zwei Invertern Rücken Sie dann die beiden Zellen zusammen, so dass die Vdd- und Vss-Schienen sich berühren, wie in Abbildung 4 gezeigt. Verwenden Sie hierzu am besten Edit->Move Step by Step. Entfernen Sie nun die Signalnamen vom Ausgang des ersten und vom Eingang des zweiten Inverters. Verbinden sie den Ausgang des ersten mit dem Eingang des zweiten Inverters (Mit der Pistole können Sie Polygone und Labels erschießen ) in Metall2. Nun können Sie den Buffer, wie im letzten Abschnitt gelernt, wieder simulieren. Tragen Sie wieder die Verzögerungszeit zwischen Eingang und Ausgang in die Tabelle ein. Zum Abschluß sollten Sie sich noch ansehen, wie ein kompletter Chip aussehen wird. Starten Sie hierzu Microwind neu und öffnen Sie mit File->Open die Zelle AddBCD.msk. Sie sehen in der Mitte die Standardzellenreihen für die Logik mit den Verdrahtungskanälen zwischen den Reihen. Sehen Sie sich in der Vergrößerung die Standardzellen an und vergleichen Sie mit Ihrer Standardzelle. Außen sehen Sie die Pads, der sogenannte Pad-Ring mit der ringförmigen Verdrahtung für VDD und VSS. Die Pads führen sowohl die Signale (I/O) als auch die Versorgung dem Chip zu. Die I/O-Pads beinhalten zusätzlich Schutzstrukturen, die in diesem Fall aus zwei Dioden bestehen. Sehen Sie sich die Pads ebenfalls im Detail an. Entnehmen Sie bitte anhand des Layouts eines Pads die Verschaltung der Dioden und zeichnen Sie diese auf das Lösungsblatt. Labor Mikroelektronik Versuch 3: Layout eines CMOS-Inverters Seite 8 / 9
Labor Mikroelektronik Versuch 3 Lösungsblatt Name: Tabelle 1: Ergebnisse von Messung und Rechnung für W=10μm und L=0,25μm Ugs Rechnung Simulation Level1 Messung Faktor Simulation/ Messung 2,5V 2V 1,5V 1V Tabelle 2: Ergebnisse der Simulation von Inverter und Buffer Zelle Zeit Messung Inverter Inverter Buffer Buffer Verzögerung zwischen Einund Ausgang, steigende Flanke am Ausgang Verzögerung zwischen Einund Ausgang, fallende Flanke am Ausgang Verzögerung zwischen Einund Ausgang, steigende Flanke am Ausgang Verzögerung zwischen Einund Ausgang, fallende Flanke am Ausgang Eingangsschutzschaltung: VDD VSS Labor Mikroelektronik Versuch 3: Layout eines CMOS-Inverters Seite 9 / 9