Überblick der Lehrveranstaltung Physikalischer und elektrischer Entwurf
- Gliederung Kontaktdaten Vorlesungsdaten Inhalt der Vorlesung Beispielbilder Gliederung der Vorlesung
- Kontaktdaten Dozent: Dipl.-Ing. Marco Ramsbeck Zimmer: 2W/369c marco.ramsbeck@etit.tu-chemnitz.de Tel.: 0371531-37731 Praktikumsverantwortlicher: Dipl.-Ing. Kay-Uwe Loebel Zimmer: 2W/320 loebel@etit.tu-chemnitz.de Tel.: 0371531-33081
- Vorlesungsdaten Komplexpraktikum Dimensionierung und elektrische Simulation einer digitalen Schaltung Feinlayoutentwurf nach gegebenen Entwurfsregeln Netzwerkextraktion und -vergleich (LVS) ggf. Extraktion der parasitären Kapazitäten (PEX) Komplexpraktikum der Mikroelektronik Vorstellung der Mikroelektronik Analog- sowie Digitaldesign Parameterextraktion und Modellierung von Bauelementen Exkursion
- Vorlesungsdaten Prüfung im Sommersemester unter Voraussetzung mindestens eines abgeschlossenen Praktikums Dauer 180min
Spezifikation? fertiger IC
Spezifikation Schematic Elektrischer Entwurf Layout Physikalischer Entwurf fertiger IC
Spezifikation 3 Topologische Entwurfsregeln 7 Bauelementemodelle Schematic Layout 4 Simulation 5 Logiktest 2 Layouterzeugung 8 Sonderstrukturen 9 Präzision analoger Schaltungen - Matching 10 Skalierung fertiger IC 6 Speichertest 11 Zuverlässigkeit, Ausbeute, Wirtschaftlichkeit
1 Übersicht Mikroelektronik 2 Layouterzeugung (Physikalische Entwurf) 2.1 Unterteilung der Layoutebene 2.1.1 Partitionierung 2.1.2 Platzierung 2.1.3 Verdrahtung 2.2 Entwurfskontrolle Rückerkennung 2.2.1 Kontrolle der geometrischen Abmessungen - Design Rule Checking (DRC) 2.2.2 Kontrolle der elektrischen und logischen Eigenschaften Layout vs. Schematics (LVS) 3 Topologische Entwurfsregeln 3.1 Einflussfaktoren 3.2 Beispiele einzelner Technologieschritte 3.3 Bipolar-Technologie 3.3.1 Herstellung eines SBC-Transistors 3.3.2 Zusätzlich herstellbare Bauelemente 3.3.3 Prozessverbesserungen 3.3.4 Kantenverschiebung 3.4 MOS-Technologie 3.4.1 Polysilizium-Gate-MOS-Prozess 3.4.2 CMOS-Technik 3.4.3 Zusätzliche Bauelemente 3.4.4 Prozesserweiterungen 3.4.5 Einkanal-MOS-Technik 3.4.6 Kantenverschiebungen MOS-Technologie 3.5 BiCMOS-Technologien
4 Simulation 4.1 Simulationsebenen 4.2 Netzwerkanalyse und elektrische Simulation 4.3 Logiksimulation 4.3.1 Verzögerungszeit 4.3.2 Logiksimulationsmodelle 4.3.3 Simulationsablauf 4.4 Registertransfersimulation 4.5 Simulation auf Systemebene 4.6 Simulationsstrategien 4.6.1 Mixed-Mode-Simulation 4.6.2 VHDL 5 Logiktest 5.1 Fehlerarten 5.2 Testfreundlicher Entwurf (Design for Testability) und Testmöglichkeiten 5.3 Test umfangreicher Logikschaltungen (VLSI) 6 Speichertest 6.1 Fehlerarten 6.2 Unterschiede der Speicherarten 6.3 Testen von DRAMs/ SRAMs 6.3.1 Prinzipieller Aufbau von DRAMs und SRAMs und Fehlerquellen 6.3.2 Testalgorithmen Speichertestmuster 6.3.3 Pseudozufallstests 6.4 Testen von xxrom-speichern
7 Bauelementemodelle und Parameterextraktion 7.1 Bipolar-Transistor 7.2 MOS-Transistor 8 Sonderstrukturen 8.1 ESD-Schutzschaltungen 8.2 Guard-Rings 8.3 Bond-Pads 8.4 Antennen-Effekt 8.5 VIAs 9 Präzision analoger Schaltungen Matching 9.1 Einflussgrößen 9.2 Matching-Methoden 9.2.1 Unit-Elements 9.2.2 Interdigitated Layout 9.2.3 Dummy Elements 10 Skalierung 10.1 Bergriffsklärung 10.2 Skalierungskonzepte 10.3 Probleme bei der Skalierung 11 Zuverlässigkeit, Ausbeute, Wirtschaftlichkeit 11.1 Zuverlässigkeit 11.2 Ausbeute 11.3 Wirtschaftlichkeit
Spezifikation 3 Topologische Entwurfsregeln 7 Bauelementemodelle Schematic Layout 4 Simulation 5 Logiktest 2 Layouterzeugung 8 Sonderstrukturen 9 Präzision analoger Schaltungen - Matching 10 Skalierung fertiger IC 6 Speichertest 11 Zuverlässigkeit, Ausbeute, Wirtschaftlichkeit