Kopplung Interaktion. TI-Übung 6. Kopplung Datenübergabe. RS232 Datenfluss (1) Teilnehmer. Ein-/Ausgabe. Interaktionsarten

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1 Kopplung Interaktion TI-Übung 6 Ein-/Ausgabe Andreas I. Schmied (andreas.schmied@uni-ulm.de) AspectIX-Team Abteilung Verteilte Systeme Universität Ulm WS2005 Teilnehmer Prozessor Coprozessor (Co-)Prozessor Peripherie Peripherie Peripherie Interaktionsarten nur CPU agiert Interrupts von Gerät, dann CPU-Aktion Verbindungen Adressbus, Datenbus Kontrollbus, Steuerleitungen Statusleitungen, Arbitrierung Hierarchien (von Bus-Systemen) Zugriffsparadigma Memory-Mapped-IO vs. Spezialbefehle I/O-Adressraum andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 1 Kopplung Datenübergabe RS232 Datenfluss (1) Modi Open-Loop Closed-Loop DAC DAV Fully-Interlocked Handshaking DAC DAV... DAC DAV Problem bei Handshaking? Empfänger kann Sender anhalten Timeout Kopplung unterscheiden DTE DCE DCE DTE DTE DTE ( Nullmodem ): Signale TxD, RxD,... gekreuzt DTE/DCE = Data Terminal/Communication Equipment Bitraten-Fehler erkennen Erkennung in I/O-Hardware, automatische Angleichung Klassische Terminals mit Break-Signal durch Benutzer Überlange Nullfolge Gegenstelle bemerkt Framing Error und setzt Bitrate herab andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 2 andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 3

2 bleibt "1" RS232 Datenfluss (2) RS232 Datenfluss (3) Signalleitungen Flusskontrolle Software: Steuerzeichen Hardware: Signalleitungen Steuerzeichen Dürfen nicht als Daten enthalten sein! XOFF/XON (Ctrl+S/Q) Minimal 3 Leitungen: TxD, RxD, GND RTS (Request To Send) DCE einschalten (DTE DCE) CTS (Clear To Send) DCE sendebereit (DCE DTE) DTR (Data Terminal Ready) DTE bereit (DTE DCE) (sonst DCE ausschalten) DSR (Data Set Ready) DCE verbunden und bereit (DCE DTE) DCD (Data Channel Received Line Signal Detector) Empfangspegel akzeptabel ( Gegenstelle verbunden ) andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 4 andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 5 RS232 Datenfluss (4) RS232 Erkennung der Datenrate (1) Signale S1 und S2, Skala 52µs, Format 8N1 Handshake Zweidraht: RTS/CTS gekreuzt Minimal 5 Leitungen: TxD, RxD, RTS, CTS, GND Mehrdraht: RTS/CTS + DTR/DSR +12V 52us 8N1 Was bedeuten ±12V und 8N1? +12V = 0, -12V = 1, 8N1= 8 Nutzbits, kein Paritybit, 1 Stopbit Rahmen und Reihenfolge der Nutzbits? Ruhe 1, Startbit 1 0, Daten LSB...MSB, Stopbit 1 Voraussetzung bei Sender+Empfänger? Einstellung für Bitrate und Format gleich andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 6 andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 7

3 bleibt "1" RS232 Erkennung der Datenrate (2) RS232 Erkennung der Datenrate (3) Welche langsamsten Bitraten könnten verwendet worden sein? Weitere mögliche Bitraten? Längstes Signal bis zu einem gültigen Stopbit suchen +12V 52us 8N1 Kürzestes Signal suchen: Hinweis auf untere Geschwindigkeitsgrenze S1: 104µs = 1/0, = 9,6kBit/s, S2: 52µs = 19,2kBit/s Welche Datenbytes wären jeweils übertragen worden? S1: (0) (1) ( )2 = 253 S2: (0) (1) ( )2 = V Hier nur Halbierung der Skala, andere Skalierungen ausprobieren! Achtung: Länge von Start-/Stopbits verkürzen sich auch! andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 8 andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 9 RS232 Übertragung eines Bytes (1) RS232 Übertragung eines Bytes (2) RS232, Byte DTE DCE, 1200 bps, 8N1+RTS/CTS-Flusskontrolle Wieviele Bits werden pro Nutzbyte übertragen? 10 Bit = 1 Startbit, 8 Datenbits, kein Paritybit, 1 Stopbit Arbeitsweise des RTS/CTS-Protokolls? DCE zeigt Empangsbereitschaft mit CTS=1 an DCE löscht CTS sobald kein Empfang mehr möglich (Puffer voll, etc.) Modus: Open/Closed-Loop oder Fully-Interlocked? Open-Loop, da keine Datenbestätigung Wie lang ist die Übertragungsdauer für Bytes mindestens? Kürzestes Signal: 1/(1200Hz) = 1/1200s = 0,833ms 0,833ms BitsProByte Anz.Bytes = 0,833ms = 83,3s Signalskizze für Byte V Start: 1 > ,833ms Stop:1 andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 10 andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 11

4 Busse Synchronität Busse Skizzen Master liest Slave Zwei Arten? Synchron Bustakt definiert Zeitpunkte für Signale, Gültigkeit von Daten Wait Cycles: Slave verzögert durch NOT READY Keine Synchronisierungsmechanismen höherer Durchsatz Weniger flexibel bei Zeitgestaltung als asynchroner Bus Asynchron Master adressiert Slave und wählt WE Handshaking: Address/Data Strobe, Data Acknowledge Timer überwacht ACK, zeigt ggf. Bus Error an Unbestimmte Länge des Buszyklus durch verzögertes ACK Adresse /WE /AS Daten /DS /DAC asynchroner Bus Adresse /WE Bustakt Daten /READY synchroner Bus TI-Übung 6 (WS2005) 12 andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 13 Busse Arbitrierung Busse Aufgabe: Mini-E/A-Schnittstelle Komponenten: aktive Master, passive Slaves Koordinierung mehrerer Master Signale: Bus-Request, Bus-Grant (ggf. low-active) Zentrale Arbitrierung Arbiter-Baustein implementiert Logik Dedizierte BRQ/BGT-Leitungen zum Arbiter Priorisierung der Komponenten Schnelle, faire Zuteilung umsetzbar Dezentrale Arbitrierung Logik über alle Komponenten verteilt BRQ realisiert als Open-Collector Wired-OR BGT wird per Daisy-Chaining weitergeben Implizite Priorisierung: Aushungerung, langsame Zuteilung Ohne zentralen Arbiter Max. 4 E/A-Komponenten auf Steckkarten 8bit-Adress-/Datenleitungen Chipselect von CPU: RAM/EA A7, A6 zur Selektion der Slots A5 A0 6-Bit Adressraum der Slots Was leistet das Betriebssystem? Was passiert bei gleichzeitig aktiven Komponenten? andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 14 andreas.schmied@uni-ulm.de TI-Übung 6 (WS2005) 15

5 Busse Skizze RAM/Slots CS CPU RAM A7 A6 2:4 enable A5 A0 R/W IRQ D7 D0 IACK "Schalter" für Daisy Chaining D7 D0 Slot00 Slot01 Slot10 Slot11 TI-Übung 6 (WS2005) 16